Oltre la legge di Moore: evoluzioni architetturali dei processori Intel ...

Indice delle figure
Figura 1.1 - Incremento delle prestazioni a seguito di miglioramenti tecnologici
e architetturali. ................................................................................................... 16
Figura 2.1 - Grafico delle prestazioni in MIPS delle CPU Intel ® dall'8086 al
Pentium ®
............................................................................................................ 26
Figura 2.2 - Confronto tra la legge di Moore e l’incremento delle prestazioni . 29
Figura 2.3 – Grafico originale di Goordon Moore del 1965[6]. ........................ 30
Figura 2.4 -Aumento del numero di transistori delle CPU Intel ® .
Figura 2.5 – Aumento del numero di transistori nelle CPU Intel ® [8] ................ 33
Figura 2.6 - Densità di potenza dissipata dalle CPU .......................................... 34
Figura 2.7 - I risultati mostrano come un incremento anche minimo nelle
prestazioni di una parte utilizzata per parecchio tempo sia complessivamente
più rilevante di un miglioramento importante di parti poco utilizzate. .............. 38
Figura 3.1 - Diversi tipi di parallelismo applicabile ai sistemi di elaborazione. 42
Figura 3.2 - Tassonomia di Flynn per la classificazione dei sistemi paralleli ... 48
Figura 3.3 - Passaggi fonfdamentali di una pipeline .......................................... 50
Figura 3.4- Elaborazione di istruzioni senza pipeline. ....................................... 50
Figura 3.5- Esecuzione di istruzioni con pipeline .............................................. 51
Figura 3.6- La necessità di aspettare il dato disponibile genera una “bolla” nella
pipeline che comporta una riduzione del throughput. ........................................ 53
Figura 3.7- La pipeline del Pentium ® 4 costituita da 20 stadi ............................. 54
Figura 3.8 - Schema concettuale dell’esecuzione fuori ordine. ......................... 60
Figura 3.9 - Organizzazione di una pipeline col metodo del Reordering Buffer
........................................................................................................................... 61
Figura 3.10- Percorsi di by-pass e ROB. ........................................................... 64
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