第44 期: 面向未来十年的“All Programmable” - Xilinx
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专 家 园 地<br />
专家园地<br />
用纯硬件解决方案<br />
加速部分重配置进程<br />
对视频等时序关键型应用,采用纯硬件解决方<br />
案可提升赛灵思 FPGA 的运行能力。<br />
在在视频处理等众多新型应用中,尽可能缩短<br />
FPGA 重配置时间对避免丢失过多图像至关重<br />
要。部分重配置指用户在不影响 FPGA 周边逻<br />
辑单元的情况下对其的一小部分进行重新配置的技术。如<br />
果要人眼观察不到图像的闪烁,重配置所花的时间不得超<br />
过 40 毫秒。除了最小型的 FPGA,对重配置整个器件而<br />
言这点时间太短。但在某些特定的情况下,该重配置时间<br />
还需要进一步压缩。于是部分重配置技术应运而生,因为<br />
部分重配置的比特流比完全重配置的比特流小,所以重配<br />
置所花的时间也更少。<br />
我们这些在 Sagem DS 工作的开发人员已设计出一<br />
种技术,能够让 FPGA 设计人员以极快的速度完成部分<br />
重配置工作。我们使用赛灵思 ML507 [1] 开发板来测试、<br />
验证解决方案和测量时序。一般情况下该开发板由一片<br />
Virtex ® -5 FPGA(XC5VFX70T-FFG1136)、一片 CPLD(用<br />
作路由组件)和两片 XCF32P 存储器(赛灵思平台闪存)<br />
组成。<br />
作者:Sebastlen Lammonier<br />
FPGA 设计师<br />
Sagem DS(赛峰集团)<br />
sebastien.lamonnier@sagem.com<br />
Marc Thoris<br />
FPGA 项目经理<br />
Sagem DS(赛峰集团)<br />
marc.thoris@sagem.com<br />
Marlène Ambielle<br />
FPGA 设计师<br />
Sagem DS(赛峰集团)<br />
marlene.ambielle@sagem.com<br />
34 赛灵思中国通讯 44 <strong>期</strong> 2012 年第二季度
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