第44 期: 面向未来十年的“All Programmable” - Xilinx

于写模式(向 FPGA 里写入配置)。
状态 3,负责控制存储信号,并初
始化从存储器到 FPGA 的部分比
特流传输序列。同时,去耦逻辑负
责保持静态区域和可重配置区域之
间的信号。这样可以防止不需要的
数据在用户功能中传输。
状态 4 为等待状态。在这期间,
ICAP 将配置帧载入 FPGA,同时
“状态检查”模块读取 ICAP 输出
状态。在检测到“去同步”字时即
从等待状态中退出。
状态 5,负责启动 PR_MODULE
内的同步复位功能,进行复位,使
得新的逻辑元件处于已知状态。
最 终 状 态 释 放 去 耦 逻 辑, 禁 用
ICAP 和存储器。
ICAP 内部
用户无需准确了解或关注 ICAP 的工
作原理。这是因为部分比特流已经提
供了 ICAP 实现该应用所需的一切。
尽管如此,还是应该了解 ICAP 中的
两个 32 位字:同步和去同步。
第一个字,“同步”,在输入上
体现为 5599AA66h。这个字让 ICAP
的输出从 9Fh 变为 DFh(DFh 意为
“组件同步”)。在 ICAP 输出状态
为 DFh 时,FPGA 负责加载新的配置
帧。
在配置数据发送后,比特流中包含
一个“去同步”字,即 000000B0h。
当 ICAP 接收到这个字,其输出状态
变为 9Fh,说明该组件已经去同步。
因此,检查 ICAP 的输出状态就能够
让我们准确地掌握部分重配置时间。
图 3 是带有相关信号的帧的重配置时
间。
实验和结果
设计诸如自动直方图修正 (AHC) 等视
频 处 理 函 数, 需 要 使 用 逻 辑 单 元、
BRAM 和大量的 DSP。由于对照明系
统、热显影和电视视频来说,修正量
并非一样多,FPGA 必须具备自适应
能力,以满足最低响应时间要求(低
于 40 毫秒,即眼睛暂留一幅图像的
时间)。图 4(a)、(b) 和 (c) 显示的结
果让我们对我们所用接口的重配置时
图 3 - 六个 Slice 组成的配置帧区域的 ICAP 时序
专 家 园 地
间有了准确的认识。我们使用微型重
配置模块(一个只有逻辑,一个有逻
辑 和 BRAM, 最 后 一 个 有 逻 辑 和
DSP)来测量这些时序结果。结果表明,
各组件的时间是线性的。当然,这个
结 果 只 对 我 们 的 接 口 规 范 有 效
(33MHz 时钟,8 位宽总线)。
更 大 功 能 的 重 配 置( 比 如 处 理
AHC 的功能的重配置)与我们的产品
更密切相关,也检验了 FPGA 的运行
情况。简单介绍一下 AHC 功能。一
幅电视图形有 Y、Cr 和 Cb 三个分量。
Y 代表亮度,Cr 和 Cb 分别代表红色
和蓝色。AHC 模块必须将图像转换为
RGB 格式,并对每种颜色进行特殊处
理。对黑白图像而言,可以通过求最
大值、最小值、平均值,然后运用放大、
偏移或同时放大和偏移来增加亮度(对
暗图形)和对比度。用 FPGA 资源来
衡量,这种校正需要占用约 5,000 个
查找表 (LUT)、4,000 个触发器、100
个 DSP Slice 和 20 个 BRAM Slice。
图 5 是我们为 AHC 功能选择的可
重配置区域。该区域内含 7,840 个查
找表 (LUT) 和触发器、112 个 DSP
2012 年第二季度 赛灵思中国通讯 44 期 37