Aufgabe 1_Parallelmultiplizierer

FH Giessen-Friedberg MIK-Praktikum Dipl.-Ing. (FH) M. Beuler
Parallelmultiplizierer
Aufgabe 1
Aufgabe 1: Aufbau und Simulation eines parallelen 4×4-Bit-Multiplizierers mit
VHDL und ModelSim
Allgemein ergibt die Multiplikation zweier nicht vorzeichenbehafteter Dualzahlen A[n]
und B[m] ein (n+m)-stelliges Produkt, wobei hier n = m = 4 gewählt wird:
P[2 n] = A[ n] ⋅ B[ n] mit: n = 4
(1)
Die Multiplikation zweier ganzer Zahlen kann – analog zur geläufigen Papier-und-
Bleistift-Methode – durch wiederholte Addition und Stellenverschiebung durchgeführt
werden, d.h. die Teilprodukte werden zwar parallel berechnet, aber seriell aufaddiert.
Um auf besonders kurze Ausführungszeiten zu kommen, kann die Multiplikation
parallel durch ein Schaltnetz ausgeführt werden. Abb. 1 zeigt eine Multiplizierer-
Realisierung auf der Basis von Ripple-Carry-Addierern für n = m = 4.
Abb. 1: Multiplikationsschaltnetz für Dualzahlen
Bei n-stelligem Multiplikand und m-stelligem Multiplikator beträgt der Hardware-
Aufwand dieses Multiplizierers:
UND: n·m
HA: m
VA: n·m – n – m = (m – 1)·n – m
Die Funktionsweise von Halb- und Volladdierern sollte aus der Digitaltechnik bekannt
sein. Der Halbaddierer besteht aus zwei Eingängen A und B und kann somit zwei
1

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Parallelmultiplizierer
Aufgabe 1
einstellige Binärzahlen addieren. Er besitzt zwei Ausgänge, einen für die Summe S
und einen für den Übertrag Cout. Der Halbaddierer lässt sich vollständig aus NAND-
Gattern aufbauen, wobei hier für die Summenbildung 3 und für die Übertragsbildung
2 Gatterstufen erforderlich sind. Im Package-File wird eine Verzögerungszeit eines
NAND-Gatters von 3ns eingestellt:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
package PACK_FILE is
constant N_MULT : integer := 4;
constant NAND_DELAY : time := 3 ns;
end PACK_FILE;
Der entsprechende VHDL-Quellcode des Halbaddierers lautet:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use WORK.PACK_FILE.ALL;
entity HALBADDER is
port (A,B: in std_logic;
S,Cout: out std_logic := '0'
);
end HALBADDER;
architecture VERHALTEN of HALBADDER is
begin
S

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Aufgabe 1
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use WORK.PACK_FILE.ALL;
entity VOLLADDER is
port (A,B,Cin: in std_logic;
S,Cout: out std_logic := '0'
);
end VOLLADDER;
architecture VERHALTEN of VOLLADDER is
begin
S

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Aufgabe 1
Sin A B
HA
&
Cout Sout
Sin A B Cin
VA
&
Cout Sout
Abb. 2: Struktur der Module MULT_ZELLE_HA und MULT_ZELLE_VA
Kalkulation der max. Rechenzeit des 4×4-Bit-Multiplizierers (Laufzeit der UND-
Verknüpfung wird vernachlässigt):
T = ( m −1) ⋅ T + [( n − 1) + ( m − 2)] ⋅T
(2)
ges HA VA
Aufgabenanleitung:
1. Erstellen Sie die VHDL-Quellcodedateien HALBADDER, VOLLADDER sowie
AND_2 und tragen Sie jeweils den angegebenen Quellcode ein. Das noch
erforderliche Package-File ist unter ModelSim ebenfalls eine zum Projekt
gehörende VHDL-Datei.
2. Für die Basiszellen des Multiplizierers nach Abb. 2 sind die beiden VHDL-
Dateien MULT_ZELLE_HA und MULT_ZELLE_VA mit Hilfe der unter (1)
erstellten Dateien zu programmieren.
3. Erstellen Sie eine VHDL-Quellcodedatei mit dem Namen MULT_MODUL. Hier
erfolgen die Komponentendeklaration sowie die Komponenteninstanziierung
der Multiplikations-Basiszellen nach Abb. 1, d.h. deren Verschaltung.
4. Programmieren Sie ein do-File, das nach 20ns die Eingangsvektoren A[3:0]
und B[3:0] setzt. Die Simulationsdauer soll insgesamt 100ns betragen.
5. Folgende Simulationen sind durchzuführen und das Ergebnis dezimal und
binär sowie die notwendige Rechenzeit in die Tabelle einzutragen:
A (dez) B (dez) P (dez) P(bin) Rechenzeit (in ns)
15 15
13 9
5 7
9 13
8 4
8 8
4