Flipflops und Zählerentwurf - Technische Informatik

Copyright (C) Technische Informatik
Universität Duisburg-Essen
PRAKTIKUM
Grundlagen der
Technischen Informatik
VERSUCH 3
Flipflops
und Zählerentwurf
Name: Matrikelnummer:
Vorname: Gruppennummer:
Betreuer: Datum:
Vor Beginn des Versuchs sind die Fragen, die mit F1 bis Fn gekennzeichnet
sind, zu beantworten. Die mit A1 bis An gekennzeichneten Aufgaben sind
während des Praktikums zu bearbeiten
Prof. Dr.Ing. Axel Hunger
Dipl.Ing. Joachim Zumbrägel
Universität Duisburg-Essen
Fakultät Ingenieurwissenschaften
Fachgebiet Technische Informatik

Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
Einführung
In dem vorangegangenen Versuch wurden mehrere Schaltungen simuliert und analysiert. Die
wichtigsten Funktionen des Simulationsprogramms OrCAD Capture wurden vorgestellt und
angewendet. Diese Erkenntnisse sollen jetzt dazu benutzt werden, einige Schaltungen selbst zu
entwerfen und zu simulieren.
1. Flip-flops (FFs)
Bei allen logischen Schaltungen, die wir bis jetzt bearbeitet haben, handelte es sich um rein
„kombinatorische“ Schaltungen, auch Schaltnetze genannt. Bei Schaltnetzen handelt es sich
um eine Komposition von reinen Logik-Gattern ohne Rückkopplung. Der Ausgang von
Schaltnetzen ist immer nur von der aktuellen Eingangsbelegung abhängig.
Im Gegensatz dazu handelt es sich bei „sequentiellen“ Schaltungen (Schaltnetze) um
Schaltungen, deren Ausgangssignale nicht mehr ausschließlich von den Eingangssignalen
der Schaltung abhängig sind, sondern zusätzlich von den inneren Zuständen der Schaltung.
Diese wiederum sind abhängig von der „Sequenz“ der vorangegangen Eingangssignale.
Flip-Flops sind die allgemeinsten und grundlegendsten Speicherbauelemente, die für
Informationsspeicherung in den sequentiellen Schaltungen benutzt werden. Ein Flip-Flop kann
in einem von zwei logischen Zuständen bleiben. Um seinen Zustand zu ändern, benötigt es ein
neues Eingangssignal. Dieses macht das Flip-Flop zu einem 1 bit Speicherbauelement. Es gibt
drei grundlegende Arten von Flip-Flops:
• Speicher Flip-Flop (RS-FF)
• Auffang Flip-Flop (D-FF)
• Toggle Flip-Flop (T-FF)
1.1 Reset Set (RS) Flip-flop
Das RS-FF ist ein einfaches Speicher FF mit zwei Eingängen, S für das Setzen (set) und R für
das Zurücksetzen (reset) des FFs. Das RS-FF speichert seine Zustände solange die Eingänge S
und R gleich 0 sind. Der Ausgang des RS-FFs wird 1 sobald der Eingang S auf 1 gesetzt wird.
Eine 1 am R Eingang erzwingt eine 0 am Ausgang. Dieses Verhalten wird durch die
Wahrheitstabelle 1.1.1 veranschaulicht (Q n ist der vorhergehende Zustand von Q n+1 ).
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
S R Q n Q n+1 Funktionalität
0 0 0 0 Beide Eingänge sind 0, der
vorherige Zustand wird
0 0 1 1 gespeichert
0 1 0 0
0 1 1 0
Der reset Eingang ist 1, d.h.
der Ausgang Q wird 0
1 0 0 1 Ist der Setzeingang 1, so
wird das FF gesetzt, d.h. der
1 0 1 1 Ausgang Q wird 1.
1 1 0 X Dieser Zustand darf beim
RS-FF nicht auftreten. Der
1 1 1 X
Ausgangszustand des FF ist
nicht definiert.
Tabelle 1.1.1: Wahrheitstabelle für einen RS Flip-Flop
RS-Flipflops können sowohl mit NAND- als auch mit NOR-Gattern aufgebaut werden. Bild
1.1.1 zeigt den grundlegenden Aufbau eines auf NOR-Gattern basierenden RS-FF.
Bild 1.1.1: Ungetaktetes RS-FF aus NOR-Gattern
(RS-LATCH)
Bild 1.1.3 zeigt den Aufbau eines NAND-Gatter basierten RS-FFs mit Takteingang. Bild
1.1.4 zeigt das dazugehörige Symbolschaltbild des RS-FFs. Mit Hilfe des Takts (CLK) wird
definiert, wann die Eingangssignale S und R wirken. Ein getaktetes RS-FF wird häufig mit
clear (CLR) und pre-set (PRE) Anschlüssen versehen, die es erlauben das FF unabhängig vom
Takt und Vorzustand in einen wohl definierten Zustand zu versetzen. Die Eingänge CLR und
RRE dürfen nicht gleichzeitig verwendet werden.
S
R
Bild 1.1.2
Q
Q
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
Bild 1.1.3: Getaktetes NAND-Gatter RS-FF mit pre-set und clear
S
CLK
R
CLR
PRE
Bild 1.1.4
1.2 Jump Kill (JK) Flip-flop
Neben dem RS-Flipflop existieren noch eine Reihe weiterer Flipflops. Da sich die
verschiedenen Flipflop-Arten durch die äußere Beschaltung voneinander unterscheiden, wird
ein universelles Flipflop vorgestellt, nämlich das J-K Flipflop. Mit Hilfe dieses Flipflops ist es
möglich andere Flipflop-Typen zu realisieren. Tabelle 1.2.1 stellt das zeitliche Verhalten des
JK-FF, sowie des RS-FF, D-FF und des T-FF dar. Dabei steht Q n für den letzten Zustand am
Ausgang Q, und Q n+1 für den Zustand, der sich bei der gegebenen Eingangsbelegung als
Folgezustand am Ausgang Q einstellt. Ein X bedeutet dabei, dass diese Eingangsbelegung der
Eingänge J und K verhindert werden muss.
Inputs Q n Q n+1
J K JK-FF RS-FF D-FF T-FF
0 0 0 0 0 X 0
0 0 1 1 1 X 1
0 1 0 0 0 0 X
0 1 1 0 0 0 X
1 0 0 1 1 1 X
1 0 1 1 1 1 X
1 1 0 1 X X 1
1 1 1 0 X X 0
Tabelle 1.2.1
Q
Q
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
Hier wird kurz auf die Funktionsweise des JK-FF eingegangen:
Falls die Bedingungen J = 0 und K = 0 erfüllt sind, bleibt der Ausgang Q unverändert erhalten.
("Speichern")
Falls die Bedingungen J = 1 und K = 1 erfüllt sind, ändert sich der FF-Ausgang bei jedem Takt
("Toggle").
Falls die Bedingungen J = 0 und K = 1 oder J = 1 und K = 0 erfüllt sind, werden an den
Ausgang auch diese Zustände weitergegeben, falls diese Zustände am Ausgang nicht bereits
herrschen.
n
Die charakteristischen Gleichungen für das JK-FF lautet: Q
n + 1
= K ⋅ Q
n
+ J ⋅ Q .
Wir können anhand der Wahrheitstabelle (Tabelle 1.2.1) die Gleichungen und die Eingänge
anderer FFs ableiten, die aus dem JK-FF abgeleitet werden können.
Ein RS-FF kann aus einem JK-FF gebildet werden, indem verhindert wird, daβ die Eingänge J
und K gleichzeitig den logischen Pegel "1" erhalten. Es soll die Bedingung J⋅K = 0 erfüllt
werden.
1.3 Delay (D) Flip-flop
Wie der Name andeutet, ist der Zweck eines D-FFs das Speichern (oder Verzögern) einzelner
Bits. Mit jedem Taktsignal wird das aktuelle Signal D am Ausgang Q übernommen. Bild 1.3.1
zeigt das Gattersymbol eines D-FFs.
Anhand der Wahrheitstabelle (Tabelle 1.2.1) lässt sich erkennen, wie ein D-FF aus einem JK-
FF abgeleitet werden kann. Relevant sind für das D-FF nur die Eingangsbelegungen für die
gilt, dass J ungleich K ist. Dies lässt sich leicht durch ein NOT-Gatter realisieren (Bild 1.3.2).
Somit ist die geforderte Bedingung K = J immer erfüllt.
D Q
CLK
Bild 1.3.1
Q
J Q
CLK
1.4 Trigger (T) Flip-flop
Erneut betrachten wir die Wahrheitstabelle (Tabelle 1.2.1) um festzustellen, wie ein T-FF aus
einem JK-FF abgeleitet werden kann. Relevant sind für das T-FF nur Eingangsbelegungen für
die gilt, das J gleich K ist. Dies wird durch eine Verbindung zwischen J und K sichergestellt
(Bild 1.4.1). Somit gilt: T = J = K
D
K
Bild 1.3.2
Q
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
T
J Q
CLK
K
Bild 1.4.1
Die charakteristische Gleichung für T-FFs kann der
Wahrheitstabelle entnommen werden:
n
Q T Q
n+1
= ⊕
Für T = 1 gilt: Q n
Q n+1
= , das bedeutet, dass der
Ausgang mit jedem Takt zwischen 0 und 1
umschaltet (Toggle). Das hat zur Folge, dass die
Frequenz des Ausgangsignals gleich der Hälfte der
CLK-Frequenz ist.
F1: Bild 1.1 zeigt die Schaltung zweier Flip-Flops. Welches Flip-Flop arbeitet als D-FF und
warum?
Bild 1.1
F2: Welcher Zustand ist für ein RS-FF verboten?
Q
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
F3: Mit welchen Eingangsbelegungen wird das RS-FF gesetzt bzw. gelöscht?
F4: Manche FFs haben zusätzliche Eingänge, wie clear (CLR) und pre-set (PRE). Welche
Funktion haben diese Eingänge?
F5: Notieren Sie den charakteristischen Ausdruck für einen D-FF?
2. Register
Ein Register ist ein Schaltkreis der ganze Datenwörter speichern kann. Ein Register entsteht
durch die Verbindung mehrer FFs. Also besteht ein n-bit Register aus n FFs. Bild 2.1
veranschaulicht einen 4 Bit Register aus D-FFs.
Bild 2.1
F6: Wie muss die serielle Eingangssequenz für den Eingang D lauten, damit das Muster
(D3 D2 D1 D0) = (1010) in dem 4-Bit-Register gespeichert wird?
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
F7: Wo kann ein Register angewendet werden? Nennen Sie zwei Beispiele.
F8: Wie würden Sie die Schaltung in Bild 2.1 ändern, um ein Ring-Register zu erzeugen?
Erklären Sie Ihre Antwort und zeichnen Sie die Modifikation in das Bild.
3. Zähler
Bevor wir uns mit dem Entwurf eines Zählers beschäftigen, wollen wir kurz auf die
charakteristische Gleichungen von Schaltnetzen bzw. Schaltwerken eingehen.
Für kombinatorische Schaltungen (Schaltnetzen) gilt, dass die Ausgänge (Q) immer nur von
der aktuellen Eingangsbelegung (X) abhängig sind. Es gilt also:
n
Q =
f ( X
Der Ausgang einer sequentiellen Schaltung (Schaltnetz) hingegen, hängt nicht nur von
gegenwärtigen Eingängen, sondern auch von den inneren Zuständen der Schaltungen ab, die
wiederum aus vorhergehenden Eingängen resultieren. Folglich gilt:
Q
n
n
)
n
= f ( X , Q
Eine der typischsten Anwendungen für sequentielle Schaltungen ist ein Zähler. Besitzt der
Zähler außer dem Takteingang keine weiteren Eingänge, so hängt der Zustand des Zählers nur
vom vorhergehenden Zustand ab:
Q
n
= f ( Q
3.1 (5-3-2-1 Code) Zähler
Im Praktikum soll ein (5-3-2-1 Code) Zähler entwickelt werden, der über ein Schaltnetz eine
7-Segment-Anzeige ansteuert. Die Dezimalzahlen 0-9, die später auf der 7-Segment-Anzeige
dargestellt werden, sind im 5-3-2-1 Code codiert (siehe Tabelle 3.1.1). Das Schaltwerk soll
mit einem Takt (CLK) die Sequenz 0,1,2,3,4,5,6,7,8,9,0,1,… generieren, d.h. die 7-Segment-
Anzeige soll nacheinander die einzelnen Dezimalzahlen darstellen und folglich nach der Zahl
9 wieder mit der 0 beginnen. Bevor wir mit dem eigentlichen Entwurf beginnen, noch einige
Erläuterungen:
• Aufwärtszählend bedeutet, dass der Zähler ausgehend vom aktuellen Zählerstand mit
dem nächsten Takt den nächsthöheren Wert annimmt.
• Selbstanlaufend bedeutet, dass der Zähler zusätzlich beim Einschalten mit dem
Startzustand (hier 0) beginnt.
n−1
n−1
)
)
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
• Bei einem synchronenen Zähler werden alle Flipflops durch einen gemeinsamen Takt
gesteuert.
• Bei einem asynchronen Zähler werden die Flipflops nicht durch einen gemeinsamen Takt
gesteuert, sondern werden z.B. von den Ausgängen anderer Flipflops getaktet.
• Der 5-3-2-1 Code ist ein 4-Bit Binärcode, wobei die jeweiligen Bit-Stellen genau dem
Dezimalwert entsprechen, wie er im Namen vorgegeben ist. Beispiel: Dezimal 7
4-Bit Dual Code : 0111 = 0·2 3 + 1·2 2 + 1·2 1 + 1·2 0 = 7
4-Bit 5-3-2-1 Code : 1010 = 1·5 + 0·3 + 1·2 + 0·1 = 7
3.2 Entwurf des Schaltwerks für einen (5-3-2-1 Code) Zähler
Es soll nun der Zähler mit Hilfe von vier JK-FFs realisiert werden. Dazu ist die
Codierungstabelle des Zählers wie folgt gegeben:
Dezimalzahl
(Zählerzustand)
Stellenwert/FF-Ausgänge
5 3 2 1
Q4 Q3 Q2 Q1
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 1 0 0
4 0 1 0 1
5 1 0 0 0
6 1 0 0 1
7 1 0 1 0
8 1 1 0 0
9 1 1 0 1
Tabelle 3.1.1
Es stellt sich nun die Frage, wie die einzelnen FFs miteinander verbunden werden müssen, um
die Funktionalität des Zählers so zu realisieren, dass sie der Wahrheitstabelle (Tabelle 3.1.1)
entspricht. Dazu betrachten wir zunächst die Ausgangsgleichung Q
n+
1 eines FFs:
Q
n+
1
(
n
, Q
n
, Q
n
, Q
n
a = f Qa
b c d
)
Für die charakteristische Gleichung des JK-FFs gilt :
a
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
Q
n + 1
=
n n
a K ⋅Q
a + J ⋅Q
a
Wir müssen nun die allgemeine Ausgangsgleichung in eine Form bringen, die uns den
Koeffizientenvergleich mit der charakteristischen Gleichung erlaubt, so dass wir Folgendes
ableiten können:
J a = f ( Q
b
, Qc,
Q
d
)
K a = f ( Q
b
, Qc,
Q
d
)
Um die Ausgangsgleichungen für die FFs zu bestimmen, soll nun ein KV-Diagramm
verwendet werden.
F9: Vervollständigen Sie das KV-Diagramm für den 5-3-2-1 Code:
Q1
Q2
Bild. 3.2.1: KV-Diagramm des 5-3-2-1 Code
Nun führen Sie für jedes FF folgende Schritte durch:
1. Auflisten aller Zählerzustände ( n
Z ), für die gilt, dass der Folgezustand Z
n+
1des
Zählers
zu einer 1 an dem jeweiligen Ausgang des betrachteten FFs führt ( Q
n+
1
= 1).
n+
1 n n n n
2. Bestimmen sie nun die Ausgangsgleichung Q a = f ( Qa
, Q
b
, Qc
, Q
d
) für das FF entweder
mit Hilfe der Wahrheitstabelle oder mit Hilfe des KV-Diagramms (einfacher).
3. Leiten Sie nun die Gleichungen für Ja und Ka her, indem Sie die Funktion
charakteristischen Gleichung des FFs vergleichen.
X
2 7
Q4
8 3
Q3
a
n+
1
a
Q mit der
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
Beispiel:
Um die Vorgehensweise zu verdeutlichen, wird diese am Beispiel der Belegungen für J 3 und
K 3 ausführlicher beschrieben.
1. Zunächst werden aus der Codierungstabelle des Zählers die Zustände herausgesucht,
deren Folgezustand ( Z
n+
1)
dazu führt, dass am Ausgang 1
3 + n
Q eine "1" anliegt. Dies ist
bei den Zuständen 2,3,7,8 der Fall, da bei den entsprechenden Folgezuständen 3,4,8,9
1 n
Q den Wert 1 annimmt.
3 +
2. Nun kann mit der Tabelle die disjunktive Normalform für diese 4 Zustände (2,3,7,8)
aufgestellt werden oder direkt aus dem KV-Diagramm eine vereinfachte Darstellung
abgelesen werden :
n+
1 n n n n n n
= Q ⋅Q
⋅Q
+ Q ⋅Q
⋅Q
Q3 1 2 3 1 2 3
Hinweis: Bei der Vereinfachung muss darauf geachtet werden, dass der Vorzustand in
n+
1
jedem Term enthalten ist, d.h. beim Aufstellen der Gleichungen für Q i muss jeder Term
den Zustand Q i enthalten, da sonst später kein Vergleich mit der charakteristischen
Gleichung des JK-FF möglich ist, ohne den Term zu erweitern.
3. Obige Gleichung wird nun mit der charakteristischen Gleichung des JK-FFs verglichen.
Sie lautet für diesen speziellen Fall:
n + 1 n n
Q = K ⋅Q
+ J ⋅Q
3 3 3
Durch Koeffizientenvergleich erhält man:
J
3
= Q
n
1
⋅Q
n
2
und
daraus folgt
K
3
= Q
n
1
n
1
K 3 = Q
⋅Q
+ Q
Zur Bestimmung der anderen Funktionen wird analog vorgegangen.
n
2
n
2
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
F10: Leiten Sie nun die Funktionen für die fehlenden Eingänge J1, J2, J4, K1, K2, K4 der FFs
ab. Verwenden Sie nicht die „Don’t care“ Zustände!
Q =
n+
1
1
J1 =
K1 =
Q =
n+
1
2
J2 =
K2 =
Q =
n+
1
4
J4 =
K4 =
F11: Ist es möglich die Funktion der Eingänge J und K zu vereinfachen? Wenn ja, wie?
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
F12: Vervollständigen Sie den Schaltkreis in Bild 3.2.2 unter Verwendung der Gleichungen
von F10.
Fig. 3.2.2: 5-3-2-1 Counter
F13: Was ist der Unterschied zwischen einem synchronen und einem asynchronen Zähler?
Welche Art Zähler stellt der Schaltkreis in Bild 3.2.2 dar? Erklären Sie Ihre Antwort.
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
4. Entwurf des Schaltnetzes zur Steuerung einer 7-Segment-Anzeige
Zur Ansteuerung der 7-Segment-Anzeige wird nun ein Schaltnetz benötigt, welches die
Ausgänge des entwickelten Zählers so codiert, dass eine Ansteuerung der 7-Segment-Anzeige
möglich ist. Die Anordnung der einzelnen Segmente der Anzeige ist in Bild 4.1 gegeben. Ein
Segment leuchtet, sobald es mit einer logischen 0 angesteuert wird. Die Schaltung soll so
realisiert werden, dass beim Auftreten einer nicht definierten Kombination alle Segmente
leuchten (d.h. sie werden mit einer logischen "0" angesteuert).
S6 S3
S1
S4
S7
S2 S5
F14: Vervollständigen Sie folgende Wahrheitstabelle:
S6 S3
S6 S3
Number Q4 Q3 Q2 Q1 S7 S6 S5 S4 S3 S2 S1
0 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 1 0 0
4 0 1 0 1
5 1 0 0 0
6 1 0 0 1
7 1 0 1 0
8 1 1 0 0
S1
S4
S7
S1
S4
S7
S2 S5
S2 S5
Bild 4.1
9 1 1 0 1
Tabelle 4.1: Wahrheitstabelle der 7-Segment-Anzeige
S6 S3
S6 S3
S1
S4
S7
S1
S4
S7
S2 S5
S2 S5
S6 S3
S6 S3
S1
S4
S7
S1
S4
S7
S2 S5
S2 S5
S6 S3
S6 S3
S1
S4
S7
S1
S4
S7
S2 S5
S2 S5
S6 S3
S6 S3
S1
S4
S7
S1
S4
S7
S2 S5
S2 S5
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
F15: Notieren Sie die Disjunktive Normalform von S1 bis S7.
S1=_________________________________________________________________
S2=_________________________________________________________________
S3=_________________________________________________________________
S4=_________________________________________________________________
S5=_________________________________________________________________
S6=_________________________________________________________________
S7=_________________________________________________________________
F16: Vereinfachen Sie die Funktionen für S1,…, S7 von F15 mit Hilfe eines KV-Diagramms
und notieren Sie die vereinfachten Gleichungen.
S1=_________________________________________________________________
S2=_________________________________________________________________
S3=_________________________________________________________________
S4=_________________________________________________________________
S5=_________________________________________________________________
S6=_________________________________________________________________
S7=_________________________________________________________________
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
F17: Zeichnen Sie das Schaltnetz für die 7-Segement Anzeige.
Bild 4.2
5 Hierarchische Blöcke
Wenn wir komplexe Schaltungen entwickeln, die entsprechend viele Bauteile enthalten,
werden Schaltungen schnell unübersichtlich. Oft besteht auch der Wunsch bestimmte
Schaltungen zu einer funktionalen Einheit zusammenzufassen, so dass eine solche Einheit
später in anderen Schaltungen wieder verwendet werden kann.
Um diese Probleme zu lösen, bietet OrCAD das Erzeugen von hierarchischen Schaltungen an.
Hierarchische Blöcke sind Schaltungen, die zu einer Einheit zusammen gefügt wurden und
somit als quasi als „neu erstelltes Bauteil“ innerhalb anderer Schaltungen verwendet werden
können.
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
5.1 Hierarchische Ports
Um eine Schaltung als hierarchischen Block verwenden zu können, muss die Schaltung an den
jeweiligen Ein-und Ausgängen mit sogenannten „Hierarchical Ports“ Anschlüssen versehen
werden. Nach dem diese „Ports“ platziert wurden, müssen sie noch entsprechend benannt
werden.
Um hierarchische Anschlüsse zu platzieren wählen Sie „Place → Hierarchical Port„
Wählen Sie die „Capsym.olb“ Bibliothek aus. Aus der „Parts“ Liste wählen Sie den Typ des
Anschlusses und benennen Sie den Anschluss. Anschließend bestätigen Sie mit OK. Jetzt
können Sie den „Hierarchical Port“ auf der „Schematic Page“ so verwenden, wie jedes
andere Element.
5.2 Hierarchische Blöcke Platzieren
Hierarchische Blöcke repräsentieren eine „Schematic Page“. Wenn Sie einen hierarchischen
Block erstellen, spezifizieren Sie den Namen „Schematic Page“, die der hierarchische Block
darstellen soll.
Um einen hierarchischen Block zu platzieren, wählen Sie „Place → Hierarchical Block„ im
„Edit“ Menü oder verwenden Sie das Symbol der Werkzeugpalette. Das „Place
Hierarchical Block“ Dialogfeld sollte wie in Bild 5.2.1. dargestellt erscheinen.
Geben Sie den Namen der zu referenzierenden
„Schematic Page” in das Textfeld „Reference“ ein.
Behalten Sie die Einstellung „Default“ bei.
Im Feld „Implementation Type“ wählen Sie
Bild 5.2.1: Place Hierarchical Block
„Schematic View“ aus.
Nun können sie das Feld „Implementation Name“
ausfüllen. Tragen Sie hier den Namen des „Schematic
Folder“ ein, der die „Schematic Page“ enthält, die sie
im Feld „Reference“ angegeben haben.
Bestätigen Sie nun ihre Einstellungen mit „OK“. Sie
können nun den hierarchischen Block platzieren, in
dem Sie mit der linken Maustaste ein Rechteck
zeichnen. Falls Sie alle Einstellungen korrekt vorgenommen haben, werden automatisch die
Pins des hierarchischen Blocks angezeigt. Die Pins korrespondieren mit den „Hierarchical
Ports“, die sie in der zugehörigen „Schematic Page“ definiert haben.
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
6 Design und Simulation der Gesamtschaltung
6.1 Schaltwerk des (5-3-2-1 Code) Zählers
A1: Erstellen Sie ein Analog or mixed A/D Projekt und nennen Sie es Lab2. Benennen Sie den
„Schematic Folder“ von SCEMATIC1 nach Lab2 um. Die Datei („Schematic Page“) im
„Schematic Folder“ benennen sie bitte von PAGE1 nach Lab2Circuit um.
A2: Erstellen Sie einen neuen „Schematic Folder“ namens Counter. In dem Ordner Counter
erstellen Sie eine neue Datei (new page) namens CounterCircuit. Erstellen Sie in dem
Schematic-Fenster der Schaltung CounterCircuit die Schaltung, die Sie in Aufgabe F12 (Bild
3.2.2) gezeichnet haben und platzieren und benennen sie die Ports an den Ein- und Ausgängen
der Schaltung.
A3: Erstellen Sie innerhalb der Schaltung Lab2Circuit einen hierarchischen Block für den
Counter.
A4: Simulieren Sie den Hierarchischen Block mit entsprechenden Eingangssignalen um die
Funktionalität zu überprüfen.
6.2 Schaltnetz der 7-Segment Anzeige
A5: Erstellen Sie einen neuen „Schematic Folder“ namens Controller. In dem Ordner erstellen
Sie eine neue Datei (new page) namens ControllerCircuit. Erstellen Sie in dem Schematic-
Fenster der Schaltung ControllerCircuit die 7-Segment-Anzeige, die sie in Aufgabe F17 (Bild
4.2) erstellt haben und platzieren und benennen sie die Ports an den Ein- und Ausgängen der
Schaltung
A6:. Erstellen Sie innerhalb der Schaltung Lab2Circuit einen hierarchischen Block für den
Controller.
A7: Verbinden Sie die beiden hierarchische Blöcke des Counters und des Controllers.
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
6.3 Simulation der Gesamtschaltung
Bild 6.3.1 zeigt die zu erstellende Gesamtschaltung.
Bild 6.3.1: Gesamtschaltung
A8: Simulieren Sie die Schaltung mit entsprechenden Eingangssignalen um die Funktionalität
zu überprüfen.
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Praktikum GTI Versuch 3: Flip-flops und Zählerentwurf
Digital Components
Symbol-Name Type-Number Library
NOT 7404 7400
AND
2-Input
AND
3-Input
NAND
2-Input
NAND
3-Input
NAND
4-Input
OR
2-Input
NOR
2-Input
NOR
3-Input
7408 7400
7411 7400
7400 7400
7410 7400
7420 7400
7432 7400
7402 7400
7427 7400
XOR 7486 7400
JK-FF
with CLR
JK-FF
with PRE/CLR
JK-FF
with CLR
JK-FF
with PRE/CLR
D-FF
with PRE/CLR
7473 7400
7476 7400
74107 7400
74109 7400
7474 7400
D-FF 7474 7400
D-TYPE
REGISTER
REGISTER
FILE O.C.
PRESETTABLE
BINARY COUNTER
BINARY
COUNTER
ROM 32⋅8
5 Input, 8 Output
32 bytes memory
74LS173A 74ls
74170 7400
74LS197 74ls
7493A
74293
74177
7400
ROM 32⋅8 BREAKOUT
20/20