Tagungsablauf 2013

VDE – ITG Fachgruppe 8.5.6 fWLR /
Wafer Level Reliability, Zuverlässigkeits
- Simulation & Qualifikation
Montag, 13.05.2013
Sitzung 1: Begrüßung / Automotive Tutorials
08:30 – 08:45 Uhr
Sponsoren:
Agenda
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Begrüßung zur ITG Fachtagung, Zielsetzung der Fachtagung,
Einweisung Standortregeln
08:50 – 09:20 Uhr Eingeladenes Tutorial: "Automotive HL – No more Moore ?"
09:30 – 10:00 Uhr
10:00 – 10:20 Uhr
10:25 – 10:45 Uhr - Kaffeepause -
Eingeladenes Tutorial: "Automobilhersteller - Anforderungen in
Richtung HL-Hersteller"
Abschließende Diskussion zum Thema
Herausforderungen/Anforderungen Halbleiter im Automobil
Sitzung 2: Degradation von MOS Strukturen I
10:50 – 11:20 Uhr
11:30 – 11:50 Uhr
"Der Einfluss parametrischer Degradationsmechanismen auf
embedded SRAM "
"Modeling and Simulation of Fast BTI Recovery Effects in
Analog and Mixed-Signal CMOS Circuits"
12:00 – 13:00 Uhr - Mittagessen in der Kantine (Gäste erhalten eine Karte) - alle
13:00 – 13:20 Uhr - Gemeinsames Gruppenfoto - alle
Sitzung 3: Vorstellung TI & Degradation von MOS Strukturen II
13:30 – 13:50 Uhr „Texas Instruments am Standort Freising“
Nutzertreffen
Freising 13./14.05.2013
ITG-Vorsitzender &
Philipp Menz,
Texas Instruments
Valentin von Tils,
Bosch
Andreas Aal,
VW
Moderator
Stefan Drapatz,
Infineon Technologies
Leonhard Heiss,
TU München
Manager Wafer-Fab,
Texas Instruments
14:00 – 14:10 Uhr Vorstellung Ablauf der weiteren Fachtagung / Tagesordnung ITG-Vorsitzender
14:15 – 14:50 Uhr
Eingeladenes Tutorial: “Transient Latch Up: Grundlagen,
Beispiele Standardisierung "
15:00 – 15:20 Uhr „Functional Crosstalk and Latch Up”
15:30 – 15:50 Uhr - Kaffeepause -
15:55 – 16:15 Uhr
"Hot Carrier Untersuchungen zur Beurteilung der Qualität eines
submicron CMOS Prozesses"
16:25 – 16:45 Uhr "Massive parallel testing of CMOS devices for reliability“
16:55 – 17:15 Uhr
17:25 – 17:35 Uhr - Kaffeepause -
“Zuverlässigkeit von EEPROM-Speicherzellen auf SOI für den
Einsatz bei 250 °C ”
Sitzung 4: Berichte: Konferenz – IRW + Standardisierung - JEDEC
17:40 – 17:55 Uhr
18:00 – 18:10 Uhr "JEDEC Aktivitäten"
"Review der IIRW 2012, Ausblick 2013 – Was war/ist
interessant für die ITG 8.5.6"
Wolfgang Stadler,
Intel
Philipp Menz,
Texas Instruments
Janusz Pieczynski,
FhG-IMS Duisburg
Christian Schlünder,
Infineon Technologies
Katharina Grella,
FhG-IMS Duisburg
Andreas Aal,
Volkswagen
Andreas Martin,
Infineon
18:15 – 18:35 Uhr Abschließende Diskussion und Zusammenfassung ITG-Vorsitzender
ab 19:00 Uhr
- Gemeinsames Abendessen -
(Brauerei Weihnstephan: kostenlose Führung, Abendessen
auf eigene Kosten)

VDE – ITG Fachgruppe 8.5.6 fWLR /
Wafer Level Reliability, Zuverlässigkeits
- Simulation & Qualifikation
Dienstag, 14.05.2013
Sitzung 5: Layout & Simulation
08:30 – 09:15 Uhr
Sponsoren:
Agenda
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Eingeladenes Tutorial: „Zuverlässigkeit im analogen IC-
Design. Möglichkeiten aktueller Design Tools im Bereich
Simulation und analoger Layout-Synthese“
& Diskussion
09:20 – 09:40 Uhr "Entwurfsoptimierung von Teststrukturen in Relay"
09:50 – 10:10 Uhr
"Vom Einzeltransistor zur integrierten Schaltung -
Herausforderungen bei der Simulation des
Alterungsverhaltens"
10:20 – 10:40 Uhr - Kaffeepause -
10:50 – 11:10 Uhr "Zuverlässigkeitsmodellierung und Alterungssimulation -
Anforderungen aus der Sicht einer Foundry "
11:20 – 11:40 Uhr “DfR & Reliability Simulation Council”
11:40 – 12:00 Uhr
Abschließende Diskussion zum Thema
Zuverlässigkeitssimulation
12:00 – 12:55 Uhr - Mittagessen in der Kantine (Gäste erhalten eine Karte) -
Sitzung 6: Zuverlässigkeit Metallisierung
12:55 – 13:15 Uhr
13:25 – 13:45 Uhr
13:55 – 14:15 Uhr
14:25 – 14:45 Uhr
14:55 – 15:10 Uhr - Kaffeepause -
"Proposal for optimized layout for a standard metallisation test
structure for wide metal tracks"
"Electromigration Early Failure Void Nucleation and Growth
Phenomena in Cu and Cu(Mn) Interconnects in 40/28nm-
Technologies"
"Elektromigration fWLR Tests: Einfluß von Via/Line
Temperatur-Inhomogenitäten und wie man sie los wird "
"Rapid thermal cycling tests on wafer useful as health check
for backend integrity "
Sitzung 7: Zuverlässigkeit von dielektrischen Schichten
15:15 – 15:35 Uhr "Isolation – HV Devices"
15:45 – 16:05 Uhr
16:15 – 16:35 Uhr
16:45 – 17:00 Uhr
"Latenter PID Einfluss auf die Gateoxyd Lebensdauerermittlung"
"MOS transistor and the influence of PID on device lifetime
prediction"
Zusammenfassung der ITG Fachtagung + offizieller Abschluß
der Fachtagung + Ausblick nächste Fachtagung in Duisburg
17:00 – 17:30 Uhr - Kaffeepause mit Zeit für bilateralen Austausch -
ab 17:10 Uhr
Tagungs-Dress
Code:
Möglichkeit der Besichtigung von Texas Instruments (FA-Lab,
Rel-Lab, Fab-Fenstertour - bitte in Liste eintragen)
Casual
Nutzertreffen
Freising 13./14.05.2013
Guido Clemens /
Christian Parg,
Mentor Graphics
Kirsten Weide Zaage,
LFI - Uni Hannover
Roland Jancke,
FhG-EAS IIS Dresden
Steffen Bogacz,
X-FAB Dresden
Aal für Timothy Turner,
University at Albany-
State
Moderator
Verena Hein,
X-FAB Erfurt
Martin Gall,
FhG-IZFP, Dresden
Martin Traving,
Infineon Technologies
Henning Lohmeyer,
Bosch
Heiko Czap,
FhG-IAF Freiburg
Andreas Aal,
Uni Duisburg-Essen
Andreas Martin,
Infineon Technologies
ITG-Vorsitzender
Freiwillige