Das RAM

6. Die Spartan-Familie
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Programm für heute:
Die Spartan-Familie
• Aufbau, Größe und Ausführung
• SRAM und DRAM
• Block RAM
• LCs, CLBs und Slices
• IO-Blöcke
• Routing Matrix
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Der Spartan-3-Chip
Globaler Aufbau
Die Spartan-3-Familie besteht aus 8 Chips unterschiedlicher Komplexität, die mit
XC3Sn bezeichnet werden n∈{50, 200, 400, 1000, 1500, 2000, 4000, 5000}. Die
Chips unterscheiden sich durch den Parameter n, wobei der XC3Sn etwa 1000n
Gatter-Äquivalente implementieren kann.
Unser Chip ist der XC3S5000, der ein Feld von 104x80 = 8320 CLBs besitzt. Er
verfügt über 300 I/O-Pins und einen in den LUTs verteilten Speicher von 1.198.080
Bit. Darüber hinaus stellt er ein globales RAM von 1.916.918 Bit zur Verfügung.
Unsere Ausführung ist in einem GFF676 Gehäuse verpackt. (Fine Pitch Ball Grid
Array mit 676 pins)
Die komplette Baumusterbezeichnung unseres Chips ist XC3S5000-5 GFF676 C
Dabei steht die -5 für Standard Performance (High Performance wäre -6) und das C
am Ende für den kommerziellen Temperaturbereich von 0 bis 85 Grad Celsius.
Die folgende Folie zeigt den Aufbau des Spartan.
Der Spartan-3 kann mit internen Taktraten von bis zu 400 MHz betrieben werden
3

RAM
Random Access Memory
5

Das RAM
Das Random Access Memory ist ein Speicher für N Worte der Breite m Bit. Man
bezeichnet einen solchen Speicher als N x m-RAM. Jedes dieser Worte ist durch eine
Adresse identifizierbar. Die Adresse hat n = log N Bits. Wenn eine Adresse a n-1a n-1...a 1a 0
angelegt wird, kann auf das zugehörige Wort lesend oder schreibend zugegriffen werden.
Zu diesem Zweck legt man die Adresse an einem Dekodierer an, der sie in einen 1-aus-
N-Code dekodiert. Für jedes der N Worte gibt es nun eine sogenannte word-Leitung.
Durch den Dekodiervorgang wird auf die gesuchte word-Leitung eine 1 gelegt, auf alle
anderen eine 0. An jeder dieser word-Leitungen liegt nun ein Register der Breite m Bit.
Durch das Aktivieren der word-Leitung kann dieses Register nun von außen gelesen oder
beschrieben werden.
Ein einfacher Aufbau eines RAM mit N = 4 und m = 4 ist auf der nächsten Folie
dargestellt. Die Speicherbausteine sind r-s-Flipflops. Jeweils vier davon sind zu einem
parallelen Wortspeicher zusammengeschaltet.

a 1
a 0
read
bit 3 bit 2 bit 1 bit 0
word 0
word 1
word 2
word 3
7

Die Funktionsweise des RAM
Beim Schreiben wird an die Bit-Leitungen ein m-Bit-Wort angelegt. Dieses soll in die
Zeile i geschrieben werden. Die Adresse i liegt am Decoder an. Dadurch wird die i-te
word-Leitung auf 1 gelegt. Die And-Gatter vor den Flipflops der i-ten Zeile lassen somit
am s-Eingang jedes r-s-Flipflops den Bit-Wert und am r-Eingang den invertierten Bit-
Wert durch. Alle anderen word-Leitungen sind auf 0, d.h. die And-Gatter legen an alle
anderen r-s-Flipflops die Speicherkombination r=0 und s=0 an. Somit wird in Zeile i das
neue Wort „eingespeichert“. Alle anderen Zeilen speichern die alten Werte.
Beim Lesen wird an die Bit-Leitungen von außen nichts angelegt, sie sind im
hochohmigen Zustand Z. Durch die Word-Leitung werden nun die Transmission-Gates
der Ausgang der Flipflops in der i-ten Zeile geöffnet, die gespeicherten Werte gelangen
auf die Bit-Leitungen. Somit werden die Werte der i-ten Zeile an den Ausgang des RAM
transportiert.
In der Realität werden RAMs nicht aus r-s-Flipflops und And-Gattern und Transmission-
Gates aufgebaut, da diese Realisierung zu aufwendig wäre. Man unterscheidet zunächst
zwischen SRAM (statischem RAM) und DRAM (dynamischem RAM). Das statische
RAM speichert einen Wert und hält diesen, solange die Versorgungsspannung
eingeschaltet bleibt. Unser RAM aus r-s-Flipflops ist ein Beispiel für eine Realisierung
eines statischen RAM.

Aufbau einer 6-Transistor SRAM-Zelle
bit bit
Bit_R
1
1
1
1
word
9

Beim Schreiben auf eine solche SRAM-Zelle wird zunächst das zu schreibende Bit auf
die Leitung „bit“ und sein Inverses auf die Leitung des invertierten „bit“ gelegt. Sodann
wird (meist über einen Takteingang am Dekoder) die word-Leitung aktiviert. Sie steuert
die beiden n-Kanal Transistoren an, die hier als sogenannte „pass-Transistoren“ eine
Verbindung zur RAM-Zelle öffnen. Da die innere Kapazizät der RAM-Zelle sehr klein
ist im Vergleich zur Kapazität der „bit“-Leitung, setzt sich sehr schnell das Potential der
„bit“-Leitung auch innerhalb der RAM-Zelle durch. Dieser Effekt wird verstärkt, weil
auf der anderen Seite auch die invertierte „bit“-Leitung ihr Potential auf den anderen
Inverter aufzwingt und der Inverter durch seine Funktion die neuen Werte sofort
stabilisiert.
Dieser Effekt, der das Schreiben auf eine RAM-Zelle erleichtert, wirkt sich beim Lesen
negativ aus: Würde man ebenfalls nur die „word“-Leitung aktivieren und damit die pass-
Transistoren öffnen, so würde es den (kleinen) Invertern in der RAM-Zelle nicht
gelingen, die große Kapazität der „bit“-Leitung hinreichend schnell umzuladen. Im
Gegenteil: Wenn die „bit“-Leitung ein anderes Potential hat als das gespiecherte Bit_R
im RAM, so würde bei Aktivierung der word-Leitung ein nicht gewollter
Schreibvorgang stattfinden, weil sich das stärkere Signal auf der „bit“-Leitung
durchsetzen würde.

Um diesen Effekt zu unterdrücken, lädt man vor dem eigentlichen Lesevorgang die
„bit“-Leitung und die invertierte „bit“-Leitung auf das Potential der logischen 1 auf.
Wenn jetzt die pass-Transistoren geöffnet werden, wird diese logische 1 auf einer Seite
der RAM-Zelle bestätigt, auf der anderen Seite muss sie sich gegen die in der RAM-
Zelle befindliche logische 0 durchsetzen. Die 0 verringert das Potential auf der
jeweiligen „bit“-Leitung geringfügig.
Diese Potentialdifferenz wird nun in einer gesonderten Schaltung erkannt und
interpretiert. Diese Schaltung nennt man einen Differenzverstärker oder einen Differntial
Sense Amplifier. Es muss also nicht die gesamte „bit“-Leitung (mit ihrer hohen
Kapazität) umgeladen werden, sondern das Potential muss nur geringfügig verringert
werden, um die Zelle auszulesen. Dieser gesamte Prozess ist auch für große RAM-
Bausteine sehr schnell, da der Sense Amplifier eine vorhandene Potentialdifferenz in der
Größenordnung von einer Nanosekunde detektieren kann.
Der Sense Amplifier besteht aus zwei rückgekoppelten Inverterschaltungen, deren GND-
Verbindung über einen Transistor abgekoppelt werden kann. Solange das „amplify“-
Signal auf low ist, bilden sich auf den Eingängen die (sich geringfügig unterscheidenden)
Potentiale der „bit“-Leitungen aus. Sobald dann das „amplify“-Signal auf high geht,
werden die Inverter aktiv und eine 0 setzt sich dort durch, wo das Potential niedriger war
und eine 1 dort, wo es höher war.

Differential Sense Amplifier (Differenzverstärker)
amplify
bit bit
Vdd
GND
Data_out Data_out
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Ein Schreibvorgang auf einem SRAM besteht also aus folgenden Schritten:
1. „bit“-Leitungen aufladen (eine invers zur anderen)
2. Adresse an den Dekoder anlegen
3. „word“-Leitung aktivieren (Bei getakteten Bausteinen wird dies durch den Takt
ausgelöst)
Die Schritte 1 und 2 passieren dabei in der Regel parallel zueinander.
Der Lesevorgang ist etwas aufwendiger:
1. „bit“-Leitungen mit logischer 1 vorladen (Precharge)
2. Adresse an den Dekoder anlegen
3. „word“-Leitungen aktivieren (Bei getakteten Bausteinen wird dies durch den Takt
ausgelöst)
4. „amplify“-Signal auf high legen
5. Gespeicherten Bit-Wert nach kurzer Zeit an Data_out ablesen.
Wiederum können die Schritte 1 und 2 parallel zueinander ablaufen.

Das dynamische RAM speichert alle Werte nur für eine kurze Zeit. Und zwar wird als
Speichermedium die Kapazität eines Transistor-Gates (polykristallines Silizium)
gegenüber der Source/Drain (Diffusion) ausgenutzt. Natürlich ist ein solcher Speicher
flüchtig. Daher muß jedes Bit in einem dynamischen RAM von Zeit zu Zeit aufgefrischt
(refresh) werden. Das geschieht, indem automatisch in festen Zeitabständen zeilenweise
alle Bits im RAM einmal gelesen und unverändert wieder geschrieben werden. Ein
typisches Zeitintervall für den Refresh-Zyklus bei heutigen DRAMs ist zwischen einer
und 100 Millisekunden.
SRAM ist schneller (kürzere Zugriffszeit) und teurer. Außerdem benötigt SRAM 6
Transistoren pro gespeichertem Bit, während DRAM mit einem Transistor pro Bit
auskommt. Daher hat DRAM eine höhere Speicherkapazität pro Chipfläche.
Heutige Speicherchips sind quadratisch angeordnet. Es werden zwei Dekodierer
verwendet, einen für die Zeile und einen für die Spalte. Zeilen- und Spaltenadresse sind
dabei gleich lang. Auf diese Weise kann man mit der Hälfte der Adresspins auskommen,
indem man die Adressleitungen im Zeitmultiplex verwendet. Immer wird zuerst die
Zeilenadresse übertragen und dann über dieselben Pins die Spaltenadresse.

Aufbau einer 1-Transistor-DRAM-Zelle
word
bit
GND
21

Es gibt eine Reihe von Techniken, mit denen DRAMs schneller gemacht werden können.
Z.B. handelt es sich bei einem SDRAM (synchronous DRAM) um DRAM, bei dem über
eine externe Taktung die Synchronisation an die maximale Geschwindigkeit des
Prozessor-Speicher-Busses erzwungen wird.
RAMBUS ist eine vorwiegend für Intel-Prozessoren eingesetzte asynchrone
Speichertechnik, bei der durch haargenaue Abstimmung der durch Kapazitäten,
Induktivitäten, Widerstände verursachten Laufzeiten die Performance optimiert wurde.
Diese Technologie ist aber gegenwärtig wieder auf dem Rückzug.
CDRAM (Cache DRAM) ist eine Kombination aus SRAM und DRAM. Es handelt sich
im Prinzip um DRAM, bei dem aber die Zeile, aus der zuletzt gelesen wurde in einem
kleinen separaten SRAM (Cache) gehalten wird. Da beim Zugriff auf den Speicher
häufig mehrmals hintereinander auf dieselbe Zeile zugegriffen wird, kann jeder Zugriff
mit der Geschwindigkeit des SRAM bedient werden. Trotzdem kann die hohe
Speicherdichte des DRAM ausgenutzt werden.

Block RAM im Spartan 3
Am rechten und linken Rand des CLB-Feldes sowie in zwei Spalten in der Mitte gibt
es in der Höhe von jeweils 4 CLBs ein so genanntes Block RAM, das als globaler
Speicher für den gesamten FPGA genutzt werden kann. Jeder solche Block besteht
aus 18.432 Bit RAM. Diese Zahl ergibt sich als Summe von 16384 und 2048 und
besteht aus 2 14 Bits plus 2 11 Paritätsbits. Also jedes Byte kann durch ein Paritätsbit
abgesichert werden. Die RAM-Blöcke können wahlweise in der Breite jeder
Zweierpotenz zwischen 1 und 32 konfiguriert werden.
Die folgende Tabelle zeigt die Abhängigkeit der Adressbreite von der gewünschten
Wortbreite:
Breite
1
2
4
8
16
32
Bruttobreite Tiefe ADDR Bus Data Bus
1 16384 ADDR DATA
2 8192 ADDR DATA
4 4096 ADDR DATA
9 2048 ADDR DATA
18 1024 ADDR DATA
36 512 ADDR DATA
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Bezeichnung für
Single- und
Dual-Port
Block RAM-
Bausteine
Aufruf Breite A Breite B
RAM16_S1 1 -
RAM16_S1_S1 1 1
RAM16_S1_S2 1 2
RAM16_S1_S4 1 4
RAM16_S1_S8 1 8
RAM16_S1_S16 1 16
RAM16_S2_S1 2 1
RAM16_S2_S2 2 2
RAM16_S2_S4 2 4
RAM16_S2_S8 2 8
RAM16_S16_S1 16 1
RAM16_S16_S2 16 2
RAM16_S16_S4 16 4
RAM16_S16_S8 16 8
RAM16_S16_S16 16 16
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Benutzung des Block RAM:
EN ist ein enable-Signal für Lesen, Schreiben und Reset. Nur wenn es gesetzt ist,
kann das RAM etwas machen, ansonsten bleiben die DO-Pins und DOP-Pins in
ihrem alten Zustand.
CLK ist ein Takteingang für jeden Port des RAM. Beim Lesen wird die Adresse zur
Taktzeit interpretiert und nach einer Zugriffszeit liegen die Daten am DO- (und DOP-)
Ausgang an.
Beim Schreiben werden bei der Taktflanke die Adresse und die Daten am DI-Eingang
übernommen und nach der Zugriffszeit des RAM sind sie geschrieben. Ferner
können beim Schreiben die überschriebenen Daten oder die neu geschriebenen
Daten am DO-Bus gespiegelt werden. Dies geschieht durch setzten des sogenannten
Attributs: Es gibt „READ_FIRST“, „WRITE_FIRST“ und „NO_CHANGE“
Ob gelesen wird oder geschrieben bestimmt das WE (write enable) Signal. Wenn es
gesetzt ist, wird geschreiben, wenn es ‘0‘ ist, wird gelesen.
Der Reset-Eingang zwingt den DO-Ausgang auf 0. Im Speicher passiert dabei aber
nichts.
31

Single Port Timing:
Auf dem Timing-Diagramm auf der folgenden Folie sehen wir drei aufeinander
folgende Speicherzyklen in einem 1024x16-Bit Block RAM: RAM16_S16
Im ersten Speicherzyklus wird bei der steigenden Flanke des Taktes aus der Adresse
00 gelesen.
Im zweiten Speicherzyklus wird in die Adresse 0F der Wert CCCC geschrieben.
Im dritten Speicherzyklus wird wieder gelesen und zwar aus der Adresse 7E.
32

WRITE_FIRST:
Auf dem Timing-Diagramm auf der folgenden Folie sehen wir drei aufeinander
folgende Speicherzyklen in einem 1024x16-Bit Block RAM: RAM16_S16
Wenn gelesen wird, erscheint während des Lesezyklus der gelesene Wert auf den
DO-Pins.
Wenn geschrieben wird, erscheint der selbe Wert, der gerade geschrieben wird, auch
am Ausgang der DO-Pins.
34

READ_FIRST:
Auf dem Timing-Diagramm auf der folgenden Folie sehen wir drei aufeinander
folgende Speicherzyklen in einem 1024x16-Bit Block RAM: RAM16_S16
Wenn gelesen wird, erscheint während des Lesezyklus der gelesene Wert auf den
DO-Pins.
Wenn geschrieben wird, erscheint der alte Wert, der gerade überschrieben wird, am
Ausgang der DO-Pins.
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Dual Port Timing:
Auf dem Timing-Diagramm auf der folgenden Folie sehen wir aufeinander folgende
Speicherzyklen in einem 1024x16-Bit Dual-Port Block RAM: RAM16_S16_S16
Die einzelnen Speicherzyklen verlaufen analog zum Single-Port-Fall. Allerdings gibt
es einen write-write-Konflikt etwa in der Mitte des Diagramms: Beide Ports versuchen
gleichzeitig schreibend auf die Adresse 0F zuzugreifen. Dadurch entsteht unter dieser
Adresse ein undefinierter Wert, der im Folgetakt an beiden Ports ausgelesen wird.
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Konflikte im Block RAM:
Bei einem Dual-Port RAM gibt es zwei Arten von möglichen Konflikten:
Write-write Konflikt: Über beide Ports wird zum selben Zeitpunkt auf dieselbe RAM-
Zelle geschrieben. Wenn das passiert, ist der Zustand der RAM-Zelle undefiniert
Read-Write-Konflikt: Über einen Port wird lesend, über den anderen schreibend
zugegriffen. In diesem Fall ist der Schreibvorgang erfolgreich, am DO-Ausgang des
schreibenden Ports stehen die neu geschriebenen Daten, der DO-Ausgang des
lesenden Ports ist undefiniert.
Konflikte produzieren keine Schäden in der Hardware oder im übrigen Zustand des
RAM.
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Einbinden des RAM
-- 4096x4 und 2048x8 Bit dual port Block SelectRAM
component RAM16_S4_S8
port (
WEA : in std_logic; -- Write Enable für RAM A
ENA : in std_logic; -- Enable: aktiviert die Komponente
RSTA : in std_logic; -- Reset: setzt DOA auf Null
CLKA : in std_logic; -- Clock: Systemtakt A
ADDRA : in std_logic_vector(11 downto 0); -- Address Bus A
DIA : in std_logic_vector(3 downto 0); -- Data in Bus A
DOA : out std_logic_vector(3 downto 0) -- Data Output Bus A
WEB : in std_logic; -- Write Enable für RAM B
ENB : in std_logic; -- Enable: aktiviert die Komponente
RSTB : in std_logic; -- Reset: setzt DOB auf Null
CLKB : in std_logic; -- Clock: Systemtakt B
ADDRB : in std_logic_vector(10 downto 0); -- Address Bus B
DIB : in std_logic_vector(7 downto 0); -- Data in Bus B
DOB : out std_logic_vector(7 downto 0) -- Data Output Bus B
);
end component;
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Beispiel: Entwurf eines Stack-Speichers
Idee: Benutze das globale RAM und einen Stack-Pointer.
Push-Operation: Hochzählen des Stack-Pointers und Speichern eines Wertes
unter der dadurch erhaltenen neuen Adresse.
Pop-Operation: Herunterzählen des Stack-Pointers und Auslesen des Wertes
aus der Zelle mit der dadurch erhaltenen neuen Adresse.
1. Ansatz: Verwende einen Aufwärts-/abwärtszähler als Stack-Pointer.
Dieser wird durch push und pop inkrementiert bzw. dekrementiert.
Der Zustand des Zählers wird an den Adresseingang des RAM gelegt.
Problem: Zähler und RAM werden mit demselben Taktsignal gesteuert, d.h. ein
Verändern des Stack-Pointers hat erst einen Takt später Auswirkung auf den
Speicher.
Dies Problem wird auf der folgenden Folie gezeigt.
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pop
push
CLK
Data_in
Counter
ptr
ADDR
RAM
Data_out
Wenn das push-Signal gesetzt ist und die positive Taktflanke kommt, wird ptr um 1
erhöht. Gleichzeitig übernimmt das RAM den Wert an Data_in unter der bisherigen
Adresse, die ja der alte Zählerstand ptr ist.
Bei pop arbeitet der Stack richtig, denn der auszulesende Wert steht ja unter der
aktuellen Adresse des Zählers.
Nun könnte man natürlich einen zweiten Takt benutzen, der in der Phase geringfügig
nach hinten verschoben ist, mit dem man das RAM betreibt. Hier wird allerdings eine
einfachere Lösung erreicht, wie auf der folgenden Folie gezeigt:
43
WE

pop
push
CLK
Data_in
Counter
ptr+1
ptr
A
0 1
A_RAM
ADDR
WE
RAM
Data_out
Wenn das push-Signal gesetzt ist wird der um 1 erhöhte ptr-Wert verwendet, bei pop
der normale ptr-Wert. Andernfalls wird ebenfalls der alte „Top of Stack“ an Data_out
gezeigt.
Nur bei push wird geschrieben, sonst gelesen.
44

library IEEE;use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALLComponents.all;
entity LIFO_PTR is -- Aufwärts-Abwärts-Zähler
generic(
WIDTH : positive := 8 ); -- Wortbreite des Zeiger-Vektors
port(
CLK : in std_logic; -- Systemtakt
RST : in std_logic; -- asynchroner Reset (alles auf Null)
INC : in std_logic; -- Zeiger inkrementieren
DEC : in std_logic; -- Zeiger dekrementieren
PTR : out std_logic_vector(WIDTH-1 downto 0) );
architecture Behavioral of LIFO_PTR is
signal PTR_buf : std_logic_vector(WIDTH-1 downto 0);
begin
Counter : process(CLK, RST)
begin
if RST='1' then
PTR_buf '0');
elsif CLK='1' and CLK'event then
if INC='1' then
PTR_buf

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity LIFO is -- Gesamte Einheit
port(
CLK : in std_logic; -- Systemtakt
CLEAR : in std_logic; -- Initialisieren: alles auf Null
PUSH : in std_logic; -- Din eingefügen und LIFO inkrementieren
POP : in std_logic; -- neues Dout und LIFO dekrementieren
Din : in std_logic_vector (7 downto 0); -- Dateneingang
Dout : out std_logic_vector (7 downto 0) -- Datenausgang
);
end LIFO;
architecture Behavioral of LIFO is
signal A, A_RAM : std_logic_vector(10 downto 0); -- lokaler Address-Zeiger
signal PP : std_logic_vector(1 downto 0); -- Push und Pop
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-- Zeiger
component LIFO_PTR
generic(
WIDTH : positive := 8 ); -- Wortbreite des Zeiger-Vektors
port(
CLK : in std_logic; -- Systemtakt
RST : in std_logic; -- asynchroner Reset (alles auf Null)
INC : in std_logic; -- Zeiger inkrementieren
DEC : in std_logic; -- Zeiger dekrementieren
PTR : out std_logic_vector(WIDTH-1 downto 0) );
end component;
-- 2048x8 Bit single port Block SelectRAM
component RAM16_S8
port (
WE : in std_logic; -- Write: Enable: DI ins RAM schreiben
EN : in std_logic; -- Enable: aktiviert die Komponente
RST : in std_logic; -- Reset: setzt DO auf Null
CLK : in std_logic; -- Clock: Systemtakt
ADDR : in std_logic_vector(10 downto 0); -- Address Bus
DI : in std_logic_vector(7 downto 0); -- Data in Bus
DO : out std_logic_vector(7 downto 0) -- Data Output Bus
);
end component;
47

egin
-- zeigt auf aktuelle Adresse im RAM
LIFO_PTR0 : LIFO_PTR
generic map(
WIDTH => 8 )
port map(
CLK => CLK,
RST => CLEAR,
INC => PUSH,
DEC => POP,
PTR => A );
-- 16K-Bit-RAM als 2048x8-Bit
ram0: RAM16_S8
port map (
WE => PUSH,
EN => '1',
RST => '0',
CLK => CLK,
ADDR => A_RAM,
DI => Din,
DO => Dout );
PP