VHDL vs. Verilog - Weblearn.hs-bremen.de - Hochschule Bremen

Einleitung Grundlagen Programbeispiele FazitVHDL vs. VerilogAnke KampFrank SchmidtFlorian ThiemFachbereich Elektrotechnik und Informatik Hochschule BremenRST-L Prof. Risse8. Januar 2008VHDL vs. Verilog1 / 83

Einleitung Grundlagen Programbeispiele Fazit1 EinleitungAnfängeProgrammablaufKomplexität2 GrundlagenDatentypenFunktionenModularisierungZeitverhaltenOperatorenKonstrukte auf Gatterebene3 ProgrambeispieleVHDL EncoderVerilog Decoder4 FazitÜbersichtVHDL vs. Verilog2 / 83

Einleitung Grundlagen Programbeispiele FazitHardwarebeschreibungssprachenHDL - Hardware Description LanguageVHDL vs. Verilog3 / 83

Einleitung Grundlagen Programbeispiele FazitHardwarebeschreibungssprachenHDL - Hardware Description LanguageIntegrierte Schaltungen durch eine formale SyntaxZeitliche Abläufe und Parallelitäten sind beschreibbarSimulierung durch EDA - Werkzeuge(Electronic Design Automation)VHDL vs. Verilog3 / 83

Einleitung Grundlagen Programbeispiele FazitHardwarebeschreibungssprachenHDL - Hardware Description LanguageIntegrierte Schaltungen durch eine formale SyntaxZeitliche Abläufe und Parallelitäten sind beschreibbarSimulierung durch EDA - Werkzeuge(Electronic Design Automation)VHDL in Europa und Verilog in den USAVHDL vs. Verilog3 / 83

Einleitung Grundlagen Programbeispiele FazitEntwicklungsebenen1 Systemebene/Algorithmische EbeneGrobes algorithmisches ModelModulierung in C/C++, MATLAB, VHDL, Verilog2 Register-Transfer-Ebene3 GatterebeneBeschreibung kommunizierender Register und Logiceinheiten, mitDatenstrukturen und DatenüsseBeschreibung durch Logic-Gatter und Flipops4 SchaltkreisebeneBeschreibung durch Bauteile, z.B. TransistorenSimulation nicht praktiziertVHDL vs. Verilog4 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VHDLVHDL -> VHSIC Hardware Description LanguageVHSIC -> Very High Speed Integrated CircuitVHDL vs. Verilog5 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VHDLInitiiert durch das amerikanische Verteidigungsministerium(Department of Defense - DoD)Anlehnung an ADAVHDL vs. Verilog6 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VHDLInitiiert durch das amerikanische Verteidigungsministerium(Department of Defense - DoD)Anlehnung an ADAStandardisierte, einheitliche Sprache zur Beschreibung oderDokumentation von HardwareEs wurde von Beginn an als oener Standard entwickeltVHDL vs. Verilog6 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VHDLInitiiert durch das amerikanische Verteidigungsministerium(Department of Defense - DoD)Anlehnung an ADAStandardisierte, einheitliche Sprache zur Beschreibung oderDokumentation von HardwareEs wurde von Beginn an als oener Standard entwickeltVHDL-Version 7.2 wurde 1987 als IEEE 1076-1987 standardisiert1993 Überarbeitung als IEEE 1076-1993 standardisiertVHDL vs. Verilog6 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VHDLVerschiedene Ansätze um besondere Probleme zu lösenSimulation des Zeitverhaltens auf Gatterebene durch den VITALStandardMathematisches Package zur Simulation von Gleitpunktzahlen undkomplexe ZahlenVHDL-AMS zur analogen SchaltungssimulationUnd viele mehrVHDL vs. Verilog7 / 83

Einleitung Grundlagen Programbeispiele FazitAussichten von VHDLUmfangreichen Überarbeitung mit der Bezeichnung VHDL-200X zuerwartenZiel dabei:synthesefähige Umsetzung von GleitpunktzahlenVHDL vs. Verilog8 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VerilogVerilog -> Verifying LogicVHDL vs. Verilog9 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VerilogAls proprietäre Sprache durch die Firma Gateway DesignAutomation Inc.Anlehnung an CVHDL vs. Verilog10 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VerilogAls proprietäre Sprache durch die Firma Gateway DesignAutomation Inc.Anlehnung an C1987 schneller und ezienter Verilog-XL Simulator rausgekommenFür die Schaltungsbeschreibung auf GatterebeneBeschreibung auf der Register-Transfer-Ebene möglichVHDL vs. Verilog10 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VerilogAls proprietäre Sprache durch die Firma Gateway DesignAutomation Inc.Anlehnung an C1987 schneller und ezienter Verilog-XL Simulator rausgekommenFür die Schaltungsbeschreibung auf GatterebeneBeschreibung auf der Register-Transfer-Ebene möglich1989 Gateway von Firma Cadence Design Systems aufgekauft1995 als IEEE 1364-1995 standardisiertLetzte Version IEEE 1364-2001 eine überarbeitete Version von '95VHDL vs. Verilog10 / 83

Einleitung Grundlagen Programbeispiele FazitAnfänge von VerilogBesonderheiten1988 release des ersten Logigsynthesewerkzeug durch FirmaSynopsys dadurch wurde die Beschreibung aufRegister-Transfer-Ebene in eine Gatterrealisierung überführbarVerilog-XL Simulator häug als Sign-O-Simulator verwendetVerilog-AMS zur analogen SchaltungssimulationUnd viele mehrVHDL vs. Verilog11 / 83

Einleitung Grundlagen Programbeispiele FazitAussichten von Verilog2002 release von SystemVerilog 3.0 (HDVL)Hardware Beschreibungs-und VerikationsspracheZiel dabei:Ermöglicht nun erstmalig die Verizierung der HardwareVHDL vs. Verilog12 / 83

Einleitung Grundlagen Programbeispiele FazitEntwicklungsablaufQuelle: Ott, Wilderotter, A Designer's Guide To VHDL Synthesis, Kluwer AcademicPublishers, Dordrecht, 1994VHDL vs. Verilog13 / 83

Einleitung Grundlagen Programbeispiele FazitSimulationsumgebungQuelle: Kessel, Bartholomä, Entwurf von digitalen Schaltungen und Systemen mitHDLs und FPGAs, Oldenbourg Verlag München Wien, 2006VHDL vs. Verilog14 / 83

Einleitung Grundlagen Programbeispiele FazitTür-ÖnerListing 1: VHDL1 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 1 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−2 Code aus ' V e r i l o g F o r D i g i t a l Design ' 2 Code aus ' V e r i l o g For D i g i t a l Design '3 von Vahid und Lysecky ,3 von Vahid und Lysecky ,4 John Wiley & Sons , I n c . , 20074 John Wiley & Sons , I n c . , 20075 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− 5 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−67 l i b r a r y i e e e ;8 u s e i e e e . std_logic_1164 . a l l ;910 E n t i t y DoorOpener i s11 P o r t (C , H, P : i n s t d _ l o g i c ;12 F : o u t s t d _ l o g i c ) ;13 end DoorOpener ;1415 A r c h i t e c t u r e beh o f DoorOpener i s16 b e g i n17 P r o c e s s (C , H, P)18 b e g i n19 F

Einleitung Grundlagen Programbeispiele Fazit1 EinleitungAnfängeProgrammablaufKomplexität2 GrundlagenDatentypenFunktionenModularisierungZeitverhaltenOperatorenKonstrukte auf Gatterebene3 ProgrambeispieleVHDL EncoderVerilog Decoder4 FazitÜbersichtVHDL vs. Verilog16 / 83

Einleitung Grundlagen Programbeispiele FazitVHDL Entity1 e n t i t y entityName i s2 [ g e n e r i c ( L i s t e −der−g e n e r i c s −und−deren −Typen ) ; ]3 [ port ( L i s t e −der−A n s c h l u s s p o r t s −und−deren −Typen ; ]4 [ l o c a l d e c l a r a t i o n s ; ]56 [ begin7 p a s s i v e statements ]8 end [ e n t i t y ] [ entityName ] ;VHDL vs. Verilog17 / 83

Einleitung Grundlagen Programbeispiele FazitVerilog Module1 module moduleName ( p o r t L i s t ) ;2 port d e c l a r a t i o n ;3 [ o t h e r d e c l a r a t i o n ; ] // z . B . l o k a l e V a r i a b l e n45 statements ;6 endmoduleVHDL vs. Verilog19 / 83

Einleitung Grundlagen Programbeispiele FazitDatentypen BeideGängige Datentypen gleich, z.B.booleanbitskalareiesskommacharactersinteger im Bereich (−(2 31 − 1) bis (2 31 − 1))VHDL vs. Verilog20 / 83

Einleitung Grundlagen Programbeispiele FazitDatentypen VerilogSchlüsselwortwireregBeschreibungEinfache Verbindung zwischen Schaltungselemeten,Leitung, VariableVerbindung mit Speicherverhalten, Ziel fürZuweisungen, VariableTabelle: Datentypen in VerilogVHDL vs. Verilog21 / 83

Einleitung Grundlagen Programbeispiele FazitDatentypen VerilogTyp Syntax BeispielLeitung oder Variablemit einerBreite von einemnamereg enable;BitBus oder Variablemit einer Breitevon n Bit[n-1:0] namewire [3:0] nibble;k Busse mit jeweilsn Bit [n-1:0] name [0:k-1] wire [2:0] activity [0:1];Speicher mitk Speicherzellender Breite n Bit[n-1:0] name [0:k-1]reg [7:0] memory [0:31];Zugri: memory[4][2]VHDL vs. Verilog22 / 83

Einleitung Grundlagen Programbeispiele Fazitstd_ulogicVHDL Datentypen1: Wert 1; stark0: Wert 0; starkW: unbekannt; schwachL: Wert 0; schwachH: Wert 1; schwach(-): don't careStd_logicZ: tristate/hochohmig; schwachX: unbekannt; stark; Ergebnis fehlerhaft entstandenU: undeniert; uninitialisiert oder unbekanntes Signal< datentyp > _vector; z.B. Bit_vector(3 downto 0)Records (aus bestehenden Typen zusammengesetzter Datentyp)Eigene Typdenitionen per type name is (liste, der, werte)Typeinschränkung per subtypeVHDL vs. Verilog23 / 83

Einleitung Grundlagen Programbeispiele FazitFunktionen VHDLfunctionprocedureVHDL vs. Verilog24 / 83

Einleitung Grundlagen Programbeispiele FazitVHDL function1 f u n c t i o n funcName ( p a r a m e t e r L i s t e ) r e t u r n type i s2 −− D e k l a r a t i o n ;34 begin5 −− S e q u e n z i e l l e Anweisungen6 r e t u r n var ;7 end funcName ;VHDL vs. Verilog25 / 83

Einleitung Grundlagen Programbeispiele Fazitfunction VHDLAufruf mit keinem bis mehreren ArgumentenArgumentenklasse: Signale oder KonstantenArgumente werden nur gelesen, daher Modus 'in' nicht unbedingtanzugebenSchlüsselwort return unter Angabe des Rückgabewertes zumverlassennur ein RückgabewertKann überall verwendet werden, wenn return Typ erlaubt istAlle sequenziellen Anweisungen ausser wait erlaubtVHDL vs. Verilog26 / 83

Einleitung Grundlagen Programbeispiele FazitVHDL procedure1 procedure procName ( p a r a m e t e r l i s t e ) i s2 −− D e k l a r a t i o n ;34 begin5 −− s e q u e n z i e l l e Anweisungen6 end procName ;VHDL vs. Verilog27 / 83

Einleitung Grundlagen Programbeispiele Fazitprocedure VHDLAufruf mit mehreren ArgumentenArgumentenklasse: Signale, Konstanten oder Variablenin, out, inout bei Argumenten möglichWerden bis zu einem return oder bis zum Ende (entsprechendeinem Prozess mit sensitivity-list) abgearbeitetKein bis viele RückgabewerteKann überall verwendet werden, wenn return Typ erlaubt istVHDL vs. Verilog28 / 83

Einleitung Grundlagen Programbeispiele Fazitprocedure VHDLEin wait darf enthalten sein, wenn nicht von einem Prozess mitSensitivity-Liste aufgerufenAlle sequenziellen Anweisungen können Genutz werdenBei paralleler Verwendung wird sie immer ausgeführt, wennArgument 'in' oder 'inout' sich ändertVHDL vs. Verilog29 / 83

Einleitung Grundlagen Programbeispiele FazitFunktionen VerilogfunctiontaskVHDL vs. Verilog30 / 83

Einleitung Grundlagen Programbeispiele FazitVerilog task1 task taskName ;2 d e c l a r a t i o n ;34 statement ;5 endtaskVHDL vs. Verilog31 / 83

Einleitung Grundlagen Programbeispiele Fazittask in VerilogDarf Zeitverzögerungen aufweiseninput und output erlaubtEigenständiger Aufruf z.B. mit tsk(out, in1);VHDL vs. Verilog32 / 83

Einleitung Grundlagen Programbeispiele FazitVerilog function1 f u n c t i o n [ range ] functionName ;2 d e c l a r a t i o n ;34 statement ;5 endfunctionVHDL vs. Verilog33 / 83

Einleitung Grundlagen Programbeispiele Fazitfunction in VerilogDarf keine Zeitverzögerung aufweisen, also Simulationszeit NullMindestens ein input aber kein output, Returnwert ersetzt denFunktionsnamenAufruf ist Teil einer Anweisung, z.B. i=func(a, b); dabei ist funcder NameVHDL vs. Verilog34 / 83

Einleitung Grundlagen Programbeispiele FazitGrundlagenFrank übernimmt nun und berichtet von der wunderschönenWelt der OperatorenFliegender Wechsel, please wait...VHDL vs. Verilog35 / 83

Einleitung Grundlagen Programbeispiele FazitModularisierungBei der Modellierung eines Systems wird dieses in verschiedeneModule zerlegt, und diese Module dann getrennt voneinanderentwickelt.VHDL vs. Verilog36 / 83

Einleitung Grundlagen Programbeispiele FazitModularisierungBei der Modellierung eines Systems wird dieses in verschiedeneModule zerlegt, und diese Module dann getrennt voneinanderentwickelt.Modulweise kann das Modell von der Verhaltensebene hin zurGatter- und Transistorebene entwickelt werden, da die Module nurüber ihre Schnittstellen kommunizieren.VHDL vs. Verilog36 / 83

Einleitung Grundlagen Programbeispiele FazitModularisierungBei der Modellierung eines Systems wird dieses in verschiedeneModule zerlegt, und diese Module dann getrennt voneinanderentwickelt.Modulweise kann das Modell von der Verhaltensebene hin zurGatter- und Transistorebene entwickelt werden, da die Module nurüber ihre Schnittstellen kommunizieren.Es gibt dabei vier Abstraktionsebenen:Verhaltensebene: enthält Schleifen (for, while), Abfragen (if, case)VHDL vs. Verilog36 / 83

Einleitung Grundlagen Programbeispiele FazitModularisierungBei der Modellierung eines Systems wird dieses in verschiedeneModule zerlegt, und diese Module dann getrennt voneinanderentwickelt.Modulweise kann das Modell von der Verhaltensebene hin zurGatter- und Transistorebene entwickelt werden, da die Module nurüber ihre Schnittstellen kommunizieren.Es gibt dabei vier Abstraktionsebenen:Verhaltensebene: enthält Schleifen (for, while), Abfragen (if, case)Register-Transfer-Ebene: enthält Zuweisungen, OperatorenVHDL vs. Verilog36 / 83

Einleitung Grundlagen Programbeispiele FazitModularisierungBei der Modellierung eines Systems wird dieses in verschiedeneModule zerlegt, und diese Module dann getrennt voneinanderentwickelt.Modulweise kann das Modell von der Verhaltensebene hin zurGatter- und Transistorebene entwickelt werden, da die Module nurüber ihre Schnittstellen kommunizieren.Es gibt dabei vier Abstraktionsebenen:Verhaltensebene: enthält Schleifen (for, while), Abfragen (if, case)Register-Transfer-Ebene: enthält Zuweisungen, OperatorenGatterebene: enthält logische Gatter (und UDP bei Verilog)VHDL vs. Verilog36 / 83

Einleitung Grundlagen Programbeispiele FazitModularisierungBei der Modellierung eines Systems wird dieses in verschiedeneModule zerlegt, und diese Module dann getrennt voneinanderentwickelt.Modulweise kann das Modell von der Verhaltensebene hin zurGatter- und Transistorebene entwickelt werden, da die Module nurüber ihre Schnittstellen kommunizieren.Es gibt dabei vier Abstraktionsebenen:Verhaltensebene: enthält Schleifen (for, while), Abfragen (if, case)Register-Transfer-Ebene: enthält Zuweisungen, OperatorenGatterebene: enthält logische Gatter (und UDP bei Verilog)Transistorebene: enthält Transistoren und Leitungen (nur Verilog)VHDL vs. Verilog36 / 83

Einleitung Grundlagen Programbeispiele FazitModul bei VerilogBei Verilog sind Module auch als Modul bezeichnet:module full_adder(a, b, c_in, sum, c_out);input a, b, c_in;output sum, c_out;reg tmp1, tmp2, tmp3;half_adder ha1(a, b, tmp1, tmp2); // calling modulehalf_adder ha2(tmp1, c_in, sum, tmp3); // half_adderor(c_out, tmp2, tmp3);endmoduleVHDL vs. Verilog37 / 83

Einleitung Grundlagen Programbeispiele FazitKomponente bei VHDLBei VHDL können andere Entities aufgerufen werden, wenn sie inder Architektur als Komponenten mit Portliste deklariert werden:−− Deklaration der Komponente:component NAND2port (A, B: in STD_LOGIC; Z: out STD_LOGIC);end component;−− Instantiierung der Komponente:N1: NAND2 port map (S1, S2, S3);Dadurch wird Signal S1 mit Port A assoziiert, S2 mit Port B undS3 mit Port Z.VHDL vs. Verilog38 / 83

Einleitung Grundlagen Programbeispiele FazitPakete bei VHDLBei VHDL können Deklarationen, die man benötigt, auch zuPaketen (package) zusammmengefasst werden, die man mit usein den Code einbinden kann:use WORK.SYNTH_PACK.all; −− Alle Deklarationen aus dem−− Paket SYNTH_PACK einbindenpackage PROGRAM_PACK isconstant PROP_DELAY: TIME; −− zurückgehaltene Konstantefunction "and" (L, R: MVL) return MVL;end package PROGRAM_PACK;VHDL vs. Verilog39 / 83

Einleitung Grundlagen Programbeispiele FazitPakete bei VHDLBei VHDL können Deklarationen, die man benötigt, auch zuPaketen (package) zusammmengefasst werden, die man mit usein den Code einbinden kann:use WORK.SYNTH_PACK.all; −− Alle Deklarationen aus dem−− Paket SYNTH_PACK einbindenpackage PROGRAM_PACK isconstant PROP_DELAY: TIME; −− zurückgehaltene Konstantefunction "and" (L, R: MVL) return MVL;end package PROGRAM_PACK;Ein Paketkörper ist nur nötig, wenn im Paket selbst Konstantenzurückgehalten werden oder Unterprogramme deklariert wurden, dienun Inhalte brauchen.VHDL vs. Verilog39 / 83

Einleitung Grundlagen Programbeispiele FazitVerilog-Zeitverhalten: CompilerdirektiveIn Verilog wird im Code in Zeiteinheiten gerechnet, die mit derCompilerdirektive 'timescale festgelegt werden:' timescale 1 ns / 100 psJede Zeiteinheit dauert dann 1 ns, und Zeitbereiche kleiner als 100ps werden gerundet.VHDL vs. Verilog40 / 83

Einleitung Grundlagen Programbeispiele FazitVerilog-Zeitverhalten: VerhaltensebeneEs kann mehrere always- und initial-Blöcke geben.always@(posedge Clk)beginendVHDL vs. Verilog41 / 83

Einleitung Grundlagen Programbeispiele FazitVerilog-Zeitverhalten: VerhaltensebeneEs kann mehrere always- und initial-Blöcke geben.always@(posedge Clk)beginendalwayswait (Set == 1)beginwait (Set == 0)endVHDL vs. Verilog41 / 83

Einleitung Grundlagen Programbeispiele FazitVerilog-Zeitverhalten: VerhaltensebeneEs kann mehrere always- und initial-Blöcke geben.always@(posedge Clk)beginendalwayswait (Set == 1)beginwait (Set == 0)endinitialbeginendVHDL vs. Verilog41 / 83

Einleitung Grundlagen Programbeispiele FazitVerzögerungenCode wird normalerweise sofort ausgeführt, kann aber aufverschiedene Arten verzögert werden:#5 rst = 1'b0;rst = #5 1'b0;Im ersten Fall wird die Ausführung um 5 Zeiteinheiten verzögert, imzweiten die Datenübernahme.VHDL vs. Verilog42 / 83

Einleitung Grundlagen Programbeispiele FazitVerzögerungenCode wird normalerweise sofort ausgeführt, kann aber aufverschiedene Arten verzögert werden:#5 rst = 1'b0;rst = #5 1'b0;Im ersten Fall wird die Ausführung um 5 Zeiteinheiten verzögert, imzweiten die Datenübernahme.Q = @(posedge Clk) D;Erst bei steigender Taktanke von Clk werden die Datenübernommen.VHDL vs. Verilog42 / 83

Einleitung Grundlagen Programbeispiele FazitZuweisungen und GabelungBlockierende Zuweisungen mit = werden als Ganzes ausgeführt, beinichtblockierenden mit

Einleitung Grundlagen Programbeispiele FazitZuweisungen und GabelungBlockierende Zuweisungen mit = werden als Ganzes ausgeführt, beinichtblockierenden mit

Einleitung Grundlagen Programbeispiele FazitKontinuierliche ZuordnungMit assign (und force) kann man Werte kontinuierlich zuordnen:assign Z=Aassign A=BBis zum deassign (oder release) sind diese Werte dannkontinuierlich zugeordnet und können per einfacher Zuweisung mit= oder

Einleitung Grundlagen Programbeispiele FazitKontinuierliche ZuordnungMit assign (und force) kann man Werte kontinuierlich zuordnen:assign Z=Aassign A=BBis zum deassign (oder release) sind diese Werte dannkontinuierlich zugeordnet und können per einfacher Zuweisung mit= oder

Einleitung Grundlagen Programbeispiele FazitGatterverzögerungenAuch Gattern kann man Verzögerungen zuordnen:and #4 (out1, a, b)xor #(3,5) (out2, a, b)Bei Angabe einer Verzögerung gilt diese für alle Schaltungen desGatters, bei Angabe von zweien gilt die erste für steigende und diezweite für fallende Flanken.VHDL vs. Verilog45 / 83

Einleitung Grundlagen Programbeispiele FazitVHDL-ZeitverhaltenBei VHDL entsprechen den always-Statements die Prozesse. JederProzess hat seine Sensitivitätsliste von Signalen, bei derenÄnderung er startet:process edge_di(q, d, clk , rst )beginendVHDL vs. Verilog46 / 83

Einleitung Grundlagen Programbeispiele FazitVHDL-ZeitverhaltenBei VHDL entsprechen den always-Statements die Prozesse. JederProzess hat seine Sensitivitätsliste von Signalen, bei derenÄnderung er startet:process edge_di(q, d, clk , rst )beginendEine Verzögerung wird hier durch eine explizite Zeitangabe erklärt:Z

Einleitung Grundlagen Programbeispiele FazitVHDL-ZeitverhaltenBei VHDL entsprechen den always-Statements die Prozesse. JederProzess hat seine Sensitivitätsliste von Signalen, bei derenÄnderung er startet:process edge_di(q, d, clk , rst )beginendEine Verzögerung wird hier durch eine explizite Zeitangabe erklärt:Z

Einleitung Grundlagen Programbeispiele FazitVHDL: waitAusserdem gibt es mit wait eine Möglichkeit, auf verschiedeneArten von Vorkommnissen zu warten:wait on A, B, C;wait until A = B;wait for 10 ns;wait on CLOCK for 20 ns;wait until SUM > 100 for 50 ns;wait on CLOCK until SUM > 100;VHDL vs. Verilog47 / 83

Einleitung Grundlagen Programbeispiele FazitOperatorenArithmetische OperatorenLogische OperatorenVergleichsoperatorenSchiebeoperatorenZusammenfügungsoperatorenKonditionaler Operator (nur Verilog)VHDL vs. Verilog48 / 83

Einleitung Grundlagen Programbeispiele FazitArithmetische OperatorenGrundrechenarten (+, -, *, /)Die Grundrechenarten können auch auf Bitvektoren angewendetwerden, die dann als Binärzahlen interpretiert werden.VHDL vs. Verilog49 / 83

Einleitung Grundlagen Programbeispiele FazitArithmetische OperatorenGrundrechenarten (+, -, *, /)Die Grundrechenarten können auch auf Bitvektoren angewendetwerden, die dann als Binärzahlen interpretiert werden.Absolutwert (ABS) und Exponentiation (**) bei VHDLVHDL vs. Verilog49 / 83

Einleitung Grundlagen Programbeispiele FazitArithmetische OperatorenGrundrechenarten (+, -, *, /)Die Grundrechenarten können auch auf Bitvektoren angewendetwerden, die dann als Binärzahlen interpretiert werden.Absolutwert (ABS) und Exponentiation (**) bei VHDLModulo (% bei Verilog, MOD, REM bei VHDL)VHDL vs. Verilog49 / 83

Einleitung Grundlagen Programbeispiele FazitArithmetische OperatorenGrundrechenarten (+, -, *, /)Die Grundrechenarten können auch auf Bitvektoren angewendetwerden, die dann als Binärzahlen interpretiert werden.Absolutwert (ABS) und Exponentiation (**) bei VHDLModulo (% bei Verilog, MOD, REM bei VHDL)REM (VHDL-Rest) übernimmt das Vorzeichen des Dividenden,ebenso wie % (Verilog-Modulo):5 REM 3 = 2, 5 REM -3 = 2, -5 REM 3 = -2, -5 REM -3 = -2VHDL vs. Verilog49 / 83

Einleitung Grundlagen Programbeispiele FazitArithmetische OperatorenGrundrechenarten (+, -, *, /)Die Grundrechenarten können auch auf Bitvektoren angewendetwerden, die dann als Binärzahlen interpretiert werden.Absolutwert (ABS) und Exponentiation (**) bei VHDLModulo (% bei Verilog, MOD, REM bei VHDL)REM (VHDL-Rest) übernimmt das Vorzeichen des Dividenden,ebenso wie % (Verilog-Modulo):5 REM 3 = 2, 5 REM -3 = 2, -5 REM 3 = -2, -5 REM -3 = -2MOD (VHDL-Modulo) übernimmt das Vorzeichen des Divisors:5 MOD 3 = 2, 5 MOD -3 = -1, -5 MOD 3 = 1, -5 MOD -3 = -2VHDL vs. Verilog49 / 83

Einleitung Grundlagen Programbeispiele FazitLogische OperatorenVHDL kennt nur eine Gruppe logischer Operatoren, die jeweilssowohl auf Bits und Bitvektoren angewendet werden können, undein Resultat in diesen Datentypen zurückgeben:NOT, AND, OR, NAND, NOR, XOR und XNOR.Bei Verilog dagegen gibt es drei Arten:VHDL vs. Verilog50 / 83

Einleitung Grundlagen Programbeispiele FazitLogische OperatorenVHDL kennt nur eine Gruppe logischer Operatoren, die jeweilssowohl auf Bits und Bitvektoren angewendet werden können, undein Resultat in diesen Datentypen zurückgeben:NOT, AND, OR, NAND, NOR, XOR und XNOR.Bei Verilog dagegen gibt es drei Arten:Logische OperatorenDie Eingabewerte werden als Bits interpretiert, das Resultat ist einBit.VHDL vs. Verilog50 / 83

Einleitung Grundlagen Programbeispiele FazitLogische OperatorenVHDL kennt nur eine Gruppe logischer Operatoren, die jeweilssowohl auf Bits und Bitvektoren angewendet werden können, undein Resultat in diesen Datentypen zurückgeben:NOT, AND, OR, NAND, NOR, XOR und XNOR.Bei Verilog dagegen gibt es drei Arten:Logische OperatorenDie Eingabewerte werden als Bits interpretiert, das Resultat ist einBit.Bitweise OperatorenEingabewerte sind hier Bitvektoren gleicher Länge, ebenso dasResultat.VHDL vs. Verilog50 / 83

Einleitung Grundlagen Programbeispiele FazitLogische OperatorenVHDL kennt nur eine Gruppe logischer Operatoren, die jeweilssowohl auf Bits und Bitvektoren angewendet werden können, undein Resultat in diesen Datentypen zurückgeben:NOT, AND, OR, NAND, NOR, XOR und XNOR.Bei Verilog dagegen gibt es drei Arten:Logische OperatorenDie Eingabewerte werden als Bits interpretiert, das Resultat ist einBit.Bitweise OperatorenEingabewerte sind hier Bitvektoren gleicher Länge, ebenso dasResultat.ReduktionsoperatorenEingabewert ist hier ein Bitvektor, dessen Bits mit dem Operatorverknüpft werden, das Resultat ist ein Bit.VHDL vs. Verilog50 / 83

Einleitung Grundlagen Programbeispiele FazitVergleichsoperatorenBei VHDL gibt es nur eine Sorte Vergleichsoperatoren:>, >=,

Einleitung Grundlagen Programbeispiele FazitVergleichsoperatorenBei VHDL gibt es nur eine Sorte Vergleichsoperatoren:>, >=, =,

Einleitung Grundlagen Programbeispiele FazitVergleichsoperatorenBei VHDL gibt es nur eine Sorte Vergleichsoperatoren:>, >=, =,

Einleitung Grundlagen Programbeispiele FazitVergleichsoperatorenBei VHDL gibt es nur eine Sorte Vergleichsoperatoren:>, >=, =,

Einleitung Grundlagen Programbeispiele FazitSchiebeoperatorenVerilog kennt nur die logischen Schiebeoperatoren >.VHDL kennt drei Arten:Logische Schiebeoperatoren: SLL und SRLArithmetische Schiebeoperatoren: SLA und SRARotationsoperatoren: ROL und RORAlle verschieben einen Bitvektor um die angegebene Anzahl vonStellen nach links oder rechts.VHDL vs. Verilog52 / 83

Einleitung Grundlagen Programbeispiele FazitSchiebeoperatorenVerilog kennt nur die logischen Schiebeoperatoren >.VHDL kennt drei Arten:Logische Schiebeoperatoren: SLL und SRLArithmetische Schiebeoperatoren: SLA und SRARotationsoperatoren: ROL und RORAlle verschieben einen Bitvektor um die angegebene Anzahl vonStellen nach links oder rechts.Bei den logischen und arithmetischen Operatoren verschwinden dieherausgeschobenen Bits, während Nullen (logisch) oder der Inhaltder letzten Stelle (arithmetisch) nachgeschoben werden.VHDL vs. Verilog52 / 83

Einleitung Grundlagen Programbeispiele FazitSchiebeoperatorenVerilog kennt nur die logischen Schiebeoperatoren >.VHDL kennt drei Arten:Logische Schiebeoperatoren: SLL und SRLArithmetische Schiebeoperatoren: SLA und SRARotationsoperatoren: ROL und RORAlle verschieben einen Bitvektor um die angegebene Anzahl vonStellen nach links oder rechts.Bei den logischen und arithmetischen Operatoren verschwinden dieherausgeschobenen Bits, während Nullen (logisch) oder der Inhaltder letzten Stelle (arithmetisch) nachgeschoben werden.Beim Rotieren werden die herausgeschobenen Bits auf der anderenSeite hereingeschoben.VHDL vs. Verilog52 / 83

Einleitung Grundlagen Programbeispiele FazitZusammenfügungsoperatorenBei VHDL werden Bitvektoren mit dem & Operatoraneinandergehängt.VHDL vs. Verilog53 / 83

Einleitung Grundlagen Programbeispiele FazitZusammenfügungsoperatorenBei VHDL werden Bitvektoren mit dem & Operatoraneinandergehängt.Bei Verilog werden Bitvektoren mit dem Anhängeoperator { } unddem Replikationsoperator { { } } zusammengefügt:VHDL vs. Verilog53 / 83

Einleitung Grundlagen Programbeispiele FazitZusammenfügungsoperatorenBei VHDL werden Bitvektoren mit dem & Operatoraneinandergehängt.Bei Verilog werden Bitvektoren mit dem Anhängeoperator { } unddem Replikationsoperator { { } } zusammengefügt:A = 1'b1; B = 2'b00; C = 2'b11;X = { A, B } // X = 3'b100Y = { A, 2{B}, C } // Y = 7'b1000011VHDL vs. Verilog53 / 83

Einleitung Grundlagen Programbeispiele FazitKonditionaler OperatorDer konditionale Operator ? : hat drei Argumente, wovon das ersteein Bit ist und die beiden anderen Bitvektoren gleicher Länge sind,wie auch das Resultat. Ist das Bit 1, wird das zweite Argumentübernommen, bei 0 das dritte. Ist das Bit x, werdenübereinstimmende Stellen übernommen und die übrigen mit xbelegt.VHDL vs. Verilog54 / 83

Einleitung Grundlagen Programbeispiele FazitKonstrukte auf GatterebeneIn Verilog können neue Gatter erstellt werden. Für diese UserDened Primitives (UDP) gilt:VHDL vs. Verilog55 / 83

Einleitung Grundlagen Programbeispiele FazitKonstrukte auf GatterebeneIn Verilog können neue Gatter erstellt werden. Für diese UserDened Primitives (UDP) gilt:Eingabewerte sind im UDP bestimmte BitsAusgabewert ist immer ein einziges BitVHDL vs. Verilog55 / 83

Einleitung Grundlagen Programbeispiele FazitKonstrukte auf GatterebeneIn Verilog können neue Gatter erstellt werden. Für diese UserDened Primitives (UDP) gilt:Eingabewerte sind im UDP bestimmte BitsAusgabewert ist immer ein einziges BitMit Hilfe einer Wahrheitstabelle in der Deklaration kann derAusgabewert dann bestimmt werden. Dabei gibt es zwei Typen:VHDL vs. Verilog55 / 83

Einleitung Grundlagen Programbeispiele FazitKonstrukte auf GatterebeneIn Verilog können neue Gatter erstellt werden. Für diese UserDened Primitives (UDP) gilt:Eingabewerte sind im UDP bestimmte BitsAusgabewert ist immer ein einziges BitMit Hilfe einer Wahrheitstabelle in der Deklaration kann derAusgabewert dann bestimmt werden. Dabei gibt es zwei Typen:Kombinatorische UDPSequentielle UDPVHDL vs. Verilog55 / 83

Einleitung Grundlagen Programbeispiele FazitKombinatorische UDPBei kombinatorischen UDP ist der Ausgabewert immer direkt vonden Eingabewerten und nichts anderem abhängig.Der Ausgabewert wird dabei einer Wahrheitstabelle entnommen. Indieser Wahrheitstabelle sollten alle Kombinationen derEingabewerte abgedeckt werden.Bei nicht abgedeckten Kombinationen der Eingabewerte ergibt sichals Rückgabewert x.VHDL vs. Verilog56 / 83

Einleitung Grundlagen Programbeispiele FazitKombinatorische UDP - Beispielprimitive udp_or(out, a, b);//Deklarationenoutput out;input a, b;table// a b : out;0 0 : 0;? 1 : 1;1 ? : 1;endtableendprimitiveDas Fragezeichen steht für '0, 1 oder x'.VHDL vs. Verilog57 / 83

Einleitung Grundlagen Programbeispiele FazitSequentielle UDPBei sequentiellen UDP gibt es wichtige Unterschiede zukombinatorischen UDP:Der neue Ausgabewert nicht nur von den Eingabewerten, sondernauch vom bisherigen Ausgabewert abhängig. Der Ausgabewert wirdhier als Zustand bezeichnet.VHDL vs. Verilog58 / 83

Einleitung Grundlagen Programbeispiele FazitSequentielle UDPBei sequentiellen UDP gibt es wichtige Unterschiede zukombinatorischen UDP:Der neue Ausgabewert nicht nur von den Eingabewerten, sondernauch vom bisherigen Ausgabewert abhängig. Der Ausgabewert wirdhier als Zustand bezeichnet.Der Zustand wird in einem Register festgehalten; dieserRegisterwert kann auch initialisiert werden.VHDL vs. Verilog58 / 83

Einleitung Grundlagen Programbeispiele FazitSequentielle UDPBei sequentiellen UDP gibt es wichtige Unterschiede zukombinatorischen UDP:Der neue Ausgabewert nicht nur von den Eingabewerten, sondernauch vom bisherigen Ausgabewert abhängig. Der Ausgabewert wirdhier als Zustand bezeichnet.Der Zustand wird in einem Register festgehalten; dieserRegisterwert kann auch initialisiert werden.Die Eingabewerte können als Werte oder als Übergänge (Flanken) inder Tabelle erscheinen.VHDL vs. Verilog58 / 83

Einleitung Grundlagen Programbeispiele FazitSequentielle UDPBei sequentiellen UDP gibt es wichtige Unterschiede zukombinatorischen UDP:Der neue Ausgabewert nicht nur von den Eingabewerten, sondernauch vom bisherigen Ausgabewert abhängig. Der Ausgabewert wirdhier als Zustand bezeichnet.Der Zustand wird in einem Register festgehalten; dieserRegisterwert kann auch initialisiert werden.Die Eingabewerte können als Werte oder als Übergänge (Flanken) inder Tabelle erscheinen.Alle möglichen Kombinationen der Eingabewerte müssen in derWahrheitstabelle angegeben werden, um unbekannte Ausgabewerte(x) zu vermeiden.VHDL vs. Verilog58 / 83

Einleitung Grundlagen Programbeispiele FazitSequentielle UDP - Beispielprimitive edge_di(q, d, clock, clear );//Deklarationenoutput q;reg q;input d, clock, clear ;// Sequentielle Initialisierunginitialq = 0;VHDL vs. Verilog59 / 83

Einleitung Grundlagen Programbeispiele FazitSequentielle UDP-Beispieltable// d clock clear : q : q+ ;? ? 1 : ? : 0 ; //wenn clear=1, output=0? ? (10) : ? : − ; //Zustand bei fallender Flanke von clear halten1 (10) 0 : ? : 1 ; //Übernehme d bei fallender0 (10) 0 : ? : 0 ; //Flanke von clock? (1x) 0 : ? : − ; //Zustand bei Übergang von clock zu x halten? (0?) 0 : ? : − ; //Zustand bei steigendem Übergang von clock halten? (x1) 0 : ? : − ; //Zustand bei steigendem Übergang von clock halten(??) ? 0 : ? : − ; //Solange clock gleich bleibt , Zustand haltenendtableendprimitiveVHDL vs. Verilog60 / 83

Einleitung Grundlagen Programbeispiele Fazit1 EinleitungAnfängeProgrammablaufKomplexität2 GrundlagenDatentypenFunktionenModularisierungZeitverhaltenOperatorenKonstrukte auf Gatterebene3 ProgrambeispieleVHDL EncoderVerilog Decoder4 FazitÜbersichtVHDL vs. Verilog61 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester CodeNon Return to Zero (NRZ)VHDL vs. Verilog62 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester CodeNon Return to Zero (NRZ)Manchester Daten =Clock XOR NRZVHDL vs. Verilog62 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester CodeNon Return to Zero (NRZ)Manchester Daten =Clock XOR NRZQuelle Wiki: http://de.wikipedia.org/wiki/Bild:Manchester_encoding_both_conventions.svgVHDL vs. Verilog62 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester CodeNon Return to Zero (NRZ)Manchester Daten =Clock XOR NRZDC Anteil gleich NullQuelle Wiki: http://de.wikipedia.org/wiki/Bild:Manchester_encoding_both_conventions.svgVHDL vs. Verilog62 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester CodeNon Return to Zero (NRZ)Manchester Daten =Clock XOR NRZDC Anteil gleich NullUART ähnliche ÜbertragungQuelle Wiki:http://de.wikipedia.org/wiki/Bild:RS-232_timing.pngVHDL vs. Verilog62 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Aufbau der Encoder Entity me:e n t i t yme i sport (r s t , clk16x , wrn : i n s t d _ l o g i c ;din : i n std_logic_vector (7 downto 0) ;t b r e : out s t d _ l o g i c ;mdo : out s t d _ l o g i c) ;end me ;VHDL vs. Verilog63 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Parameter in der Entity port Liste:Name Typ Bedeutungrst in Encoder Resetwrn in Write Register Nextclk16x in 16-facher Taktdin in[7:0] NRZ Daten Vectortbre out Transceiver Buer Register Emptymdo out Manchester Data OutVHDL vs. Verilog64 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Struktur der Architektur für die me Entity:a r c h i t e c t u r e v1 of me i ss i g n a l c l k 1 x : s t d _ l o g i c ;s i g n a l clk1x_enable : s t d _ l o g i c ;s i g n a l c l k d i v : std_logic_vector (3 downto 0 ) ;s i g n a l t s r : std_logic_vector (7 downto 0 ) ;s i g n a l t b r : std_logic_vector (7 downto 0 ) ;s i g n a l no_bits_sent : std_logic_vector (3 downto 0 ) ;begin−− S t ä n d i g e Zuweisungen und P r o z e s s eend ;VHDL vs. Verilog66 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Interne Signale der Architektur:Name Typ 1 Bedeutungclk1x std_logic MC Clockclk1x_enable std_logic Freigabe Status für clk1xclkdiv stdlv[3:0] Clock Counter Registertsr stdlv[7:0] Ausgabe Vektortbr stdlv[7:0] Temporärer Vektorno_bits_sent stdlv[3:0] Bit Counter Register1 stdlv[n:0]=std_logic_vector (n downto 0)VHDL vs. Verilog67 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Interne Signale der Architektur:Name Typ 1 Bedeutungclk1x std_logic MC Clockclk1x_enable std_logic Freigabe Status für clk1xclkdiv stdlv[3:0] Clock Counter Registertsr stdlv[7:0] Ausgabe Vektortbr stdlv[7:0] Temporärer Vektorno_bits_sent stdlv[3:0] Bit Counter Register1 stdlv[n:0]=std_logic_vector (n downto 0)VHDL vs. Verilog67 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Direkte Zuweisung in der Architektur:−− s e t t i n g up the c l k 1 xc l k 1 x

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Prozessbeispiel: Takt einschaltenp r o c e s s ( r s t , clk16x , wrn , no_bits_sent )begini f r s t = '1 ' or std_logic_vector ( no_bits_sent ) ="1010" thenclk1x_enable

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Prozessbeispiel: Taktzähler inkrementierenp r o c e s s ( r s t , clk16x , c l k d i v , clk1x_enable )begini f r s t = '1 ' thenc l k d i v

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Prozessbeispiel: Source Register laden und Rotierenp r o c e s s ( r s t , clk1x , no_bits_sent , t s r )begini f r s t = '1 ' thent s r

Einleitung Grundlagen Programbeispiele FazitDer Manchester Encoder (VHDL)Starting Simulation of VHDL meLoading, please wait...VHDL vs. Verilog72 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Decoder (Verilog)Aufbau des Decoder Modul md:module md ( r s t , clk16x , mdi , rdn , dout , data_ready ) ;i n p u t r s t ;i n p u t clk16x ;i n p u t mdi ;i n p u t rdn ;output [ 7 : 0 ] dout ;output data_ready ;// D e k l a r a t i o n i n t e r n e r V a r i a b l e n bzw . R e g i s t e r// D i r e k t e Zuweisungen a s s i g n// P r o z e s s e bzw . always BlöckeendmoduleVHDL vs. Verilog73 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Decoder (Verilog)Parameter des md Moduls:Name Typ Bedeutungrst input Decoder Resetrdn input Lese Kontroll Signalclk16x input 16-facher Clockmdi input MC Daten Eingangdata_ready output Decoding fertig Status Signaldout output [7:0] Array mit den Decodierten NRZ DatenVHDL vs. Verilog74 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Decoder (Verilog)Interne Signale des Moduls:Name Typ Bedeutungclk1x_enable reg Freigabe Status für clk1xmdi1,mdi2 reg Letzter Zustand von mdinrz reg NRZ Wert des letzten/aktuellen sampleno_bits_rcvd reg [3:0] Wort Zähler/ Operations Statusclkdiv reg [3:0] Clock Counter Registerrsr reg [7:0] Ergebniszwischenspeicher zum shiftenclk1x wire MC Taktsample wire Zeitgeber für 1/4 und 3/4 Takt LesungenVHDL vs. Verilog75 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Decoder (Verilog)Direkte Zuweisung im Modul:// Generate c e n t e r sample at p o i n t s 1/4 (0011) and3/4 (1100) through the data c e l la s s i g n sample = ( ! c l k d i v [ 3 ] && ! c l k d i v [ 2 ] && c l k d i v[ 1 ] && c l k d i v [ 0 ] ) | | ( c l k d i v [ 3 ] && c l k d i v [ 2 ] &&! c l k d i v [ 1 ] && ! c l k d i v [ 0 ] ) ;// Generate 1x c l o c ka s s i g n c l k 1 x = c l k d i v [ 3 ] ;VHDL vs. Verilog76 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Decoder (Verilog)Prozessbeispiel: Manchester Code Decodierenalways @( posedge clk16x or posedge r s t )i f ( r s t )nrz = 1 ' b0 ;e l s ei f ( no_bits_rcvd > 0 && sample == 1 ' b1 )nrz = mdi2 ^ c l k 1 x ; // ^ i s XORVHDL vs. Verilog77 / 83

Einleitung Grundlagen Programbeispiele FazitDer Manchester Decoder (Verilog)Prozessbeispiel: Decodiertes Datum in Array speichernalways @( posedge c l k 1 x or posedge r s t )i f ( r s t ) beginr s r

Einleitung Grundlagen Programbeispiele FazitDer Manchester Decoder (Verilog)Prozessbeispiel: Bit-Zähl/Status Register erhöhenalways @( posedge c l k 1 x or posedge r s t or negedgeclk1x_enable )begini f ( r s t )no_bits_rcvd = 4 ' b0000 ;e l s e i f ( ! clk1x_enable ) beginno_bits_rcvd = 4 ' b0000 ;ende l s eno_bits_rcvd = no_bits_rcvd + 1 ;endVHDL vs. Verilog79 / 83

Einleitung Grundlagen Programbeispiele FazitSimulation Manchester DecoderStarting Simulation of Verilog mdLoading, please wait...VHDL vs. Verilog80 / 83

Einleitung Grundlagen Programbeispiele Fazit1 EinleitungAnfängeProgrammablaufKomplexität2 GrundlagenDatentypenFunktionenModularisierungZeitverhaltenOperatorenKonstrukte auf Gatterebene3 ProgrambeispieleVHDL EncoderVerilog Decoder4 FazitÜbersichtVHDL vs. Verilog81 / 83

Einleitung Grundlagen Programbeispiele FazitDie Wahl der Programmiersprache beinhaltet folgende FaktorenDie Kompatibilität der eingesetzten Entwicklungsumgebung (EDA)Vorkenntnisse der ProgrammiererVHDL vs. Verilog82 / 83

Einleitung Grundlagen Programbeispiele FazitDie Wahl der Programmiersprache beinhaltet folgende FaktorenDie Kompatibilität der eingesetzten Entwicklungsumgebung (EDA)Vorkenntnisse der ProgrammiererPro VHDLVHDL ist etwas weiter in Richtung Hochsprache angesiedeltWiederverwendbarkeitStarke TypisierungMehr deklarativ als VerilogVHDL vs. Verilog82 / 83

Einleitung Grundlagen Programbeispiele FazitDie Wahl der Programmiersprache beinhaltet folgende FaktorenDie Kompatibilität der eingesetzten Entwicklungsumgebung (EDA)Vorkenntnisse der ProgrammiererPro VHDLVHDL ist etwas weiter in Richtung Hochsprache angesiedeltWiederverwendbarkeitStarke TypisierungMehr deklarativ als VerilogPro VerilogVerilog ist für eine schnelle simple Umsetzung gut geeignetVHDL vs. Verilog82 / 83

Einleitung Grundlagen Programbeispiele FazitEnde.So thank you for listening to us!Are there any questions?VHDL vs. Verilog83 / 83