Einführing in sequentielle Logik mit PLD - der HTL Steyr

Sequentielle Logik mit PLD
Durch die in PLD’s eingebauten FlipFlops lassen sich auch taktgesteuerte Logikschaltungen entwerfen.
Vielfach sind jedoch die Clockeingänge der FF verbunden und an einen bestimmten gemeinsamen Anschluß
herausgeführt (z.B. GAL22V10 Pin 1, die PLCC Variante Pin 2).Auch hier ist es wieder wesentlich, den
inneren Aufbau zu kennen (-> Datenblatt). Durch diesen gemeinsamen Takt können nur synchrone
Schaltungen entworfen werden. Abhängig vom gewählten Baustein sind D-FF, RS-FF, ... implementiert. Beim
GAL22V10 sind 10 D-FF’s eingebaut, welche mit steigender Flanke das Eingangssignal übernehmen. Soll mit
fallender Flanke übernommen werden, so ist eine externe Rückkopplung vorzusehen, oder ein Inverter
vorzuschalten.
Um mittels easyAbel sequentielle Logik zu realisieren sind einige Sprachelemente vorgesehen. Gemeinsam für
alle sequentiellen Schaltungen ist die Eingangsrückkopplung. Manche PLD’s besitzen auch synchrone oder
asynchrone Eingänge zum Setzen oder Rücksetzen der FF’s.
Es können wie bei der kombinatorischer Logik sowohl logische Gleichungen als auch Wahrheitstabellen
verwendet werden. Diese werden für sequentielle Logik etwas erweitert werden. Wesentlich werden gewisse
Erweiterungen an Signalen:
.CLK Takteingang
.AR Asynchroner Reset
.AP Asynchroner Preset
.SR Synchroner Reset
.SP Synchroner Preset
.FB Rückführung des Ausgangs in die Matrix (architekturunabhängig)
.Q Rückführung des Ausgangs in die Matrix (architekturabhängig)
.D Eingang D-FF (architekturabhängig)
Das Programm Synario weicht in manchen syntaktischen Details etwas ab. Beispielsweise verwendet es statt
„.Q“ „.FB“
Beispiel 3 Bit Zähler:
Mittels Gleichungen kann sehr einfach ein 3 Bit Vorwärtszähler erstellt werden.
MODULE w1;
DECLARATIONS;
w1 DEVICE 'P22V10C';
q2,q1,q0 PIN 23,24,25 ISTYPE 'reg_D, buffer'; "reg_D definiert FF Verwendung
clock,reset,ar,oe PIN 2,3,4,5; "Takt, synchr. Und async Reset
count = [q2 .. q0]; " 3 Bit Vector, damit kann 0..7 gezählt werden
EQUATIONS;
count.d := (count.q + 1) & (!reset); " hinaufzählen WICHTIG gegenüber
" komb. Logik ist nun das „:=“ statt dem „=“
" .d ist die Ausgangsrückführung
count.clk = clock; " q2..q0 werden getaktet (Erweiterung .clk)
count.oe = !oe; " Tristate Ausgänge
count.ar = ar; " Erweitung für async Reset
TEST_VECTORS 'check counting'
([clock,reset,ar] -> count);
[ .c. , 1 , 0 ] -> 0; "synchr. reset
[ .c. , 0 , 0 ] -> 1;
[ .c. , 0 , 0 ] -> 2;
[ .c. , 0 , 0 ] -> 3;
[ .c. , 0 , 0 ] -> 4;
[ .c. , 0 , 0 ] -> 5;
[ .c. , 0 , 0 ] -> 6;
[ .c. , 0 , 0 ] -> 7;
[ .c. , 0 , 0 ] -> 0;
[ .c. , 0 , 0 ] -> 1;
[ .c. , 1 , 0 ] -> 0; "sync. reset
[ .c. , 0 , 0 ] -> 1;
[ .c. , 0 , 0 ] -> 2;
[ 1 , 0 , 0 ] -> 3;
[ 1 , 0 , 1 ] -> 0; "async. reset
[ 1 , 0 , 0 ] -> 0;
END

Beispiel 3 Bit synchrones Schieberegister mit parallel Load
MODULE W9
TITLE '3 Bit synchronous Schieberegister mit parallel load
W.Reisinger HTL Steyr 24 Jan. 1998'
W9 DEVICE 'P22V10C';
clk,load,reset PIN 2,12,13;
i0,i1,i2, PIN 3,4,5;
q0,q1,q2 PIN 17,18,19 ISTYPE 'BUFFER,REG_D';
Out = [q2,q1,q0];
Inp = [i2,i1,i0];
EQUATIONS
Out := load & [q1,q0,i0];
Out := !load & [i2,i1,i0];
Out.C = clk;
Out.AR = !reset;
TEST_VECTORS 'shiftregister'
([clk, Inp, reset, load] -> [q2,q1,q0])
[ 0, 0 , 0, 1] -> [ 0, 0, 0];
[.C., 1 , 1, 1] -> [ 0, 0, 1];
[.C., 0 , 1, 1] -> [ 0, 1, 0];
[.C., 3 , 1, 0] -> [ 0, 1, 1];
[.C., 0 , 1, 1] -> [ 1, 1, 0];
[.C., 1 , 1, 1] -> [ 1, 0, 1];
END
Die Darstellung mittels Wahrheitstabelle anstelle einer Gleichung („EQUATIONS“)ist in vielen Fällen zu
kompliziert.
Prinzipielle schreibweise:
TRUTH_TABLE ([q1.fb, q0.fb, start]:> [q1, q0] -> [A, B])
[ 1, 1, 1]:> [ 1, 1] -> [1, 1]);
[ 1, 1, 0]:> [ 0, 0] -> [1, 1]);
[ 0, 0, 1]:> [ 1, 1] -> [0, 1]);
[ 0, 0, 0]:> [ 0, 0] -> [1, 0]);
würde wie folgt gelesen:
(1. Zeile) Ich befinde mich im Zustand [1 1] und bleibe solange start==1 ist in diesem Zustand und gebe
A=1 und B=1 aus.
(2. Zeile) Wird start == 0 so gehe ich in den Zustand [ 0, 0] und gebe A=1 und B=1 aus.
Wesentlich übersichtlicher sind sogenannte Zustands Diagramme, welche prinzipiell das selbe formulieren
Beispiel RS-FF
Set=0 &
Reset=.X.
Set=1 & Reset=0
S1 S2
Set=0 & Reset=1
Set=.X. &
Reset=0
Ein Diagramm mit solch einem sussehen (vom Stil her) nennt man Moore Diagramm!

Als weitere Möglichkeit zusätzlich zu Wahrheitstabellen und Gleichungen gibt es weiters sogenannte
Zustandsdiagramme („STATE_DIAGRAM“) die ein oben gezeigtes Diagramm abbilden.
MODULE MOORE
TITLE 'RS-FF als Moore Automat'
CLOCK PIN;
RESET PIN;
SET PIN;
QOUT PINISTYPE 'REG_D';
NQOUT PIN; "invertierter Ausgang als
"kombinatorische Verknüpfung
EQUATIONS
QOUT.CLK = CLOCK;
STATE_DIAGRAM QOUT
STATE 0:
NQOUT = !QOUT
IF SET == 1 THEN 1; ELSE 0;
STATE 1:
NQOUT = !QOUT;
IF RESET == 1 THEN 0; ELSE 1;
END MOORE;
Zu berücksichtigen ist hier, daß der Invertierte QOUT erst etwas später zur Verfügung steht als QOUT, da
QOUT zuvor in die UND-Matrix zurückgeführt wird. Durch Einführung weiterer Zustände könnte NQOUT
auch aus den Zuständen generiert werden.
Beispiel: Vorwärts/Rückwärts Zähler bis 5 mittels Zustandsdiagramm
zu beachten ist in diesem Fall, daß dafür 3 Bit notwendig sind und daher ungültige Zustände beim Einschalten
auftreten können. Diese müssen gesondert auskodiert und. ev. auch getestet werden. In diesem Beispiel werden
keine kombinatorischen Ausgänge verwendet.
Dieses Beispiel zeigt auch wie Zähler simuliert werden und wie ein Zähler auf einen gewissen Wert gesetzt
werden kann.
module W56
title 'counter forward/backward 0 til 5 with clear
Wolfgang Reisinger 2.1.98'
w56 device 'P22V10C';
Clk,Clr,OE,Dir pin 2,3,4,5;
Q2,Q1,Q0 pin 20,21,23 istype 'reg_D,buffer';
Ck,X,Z,P = .C. , .X., .Z., .P.;
equations
[Q2,Q1,Q0].clk = Clk; "Takt
[Q2,Q1,Q0].oe = !OE; "Outputanable kann man immer brauchen

state_diagram [Q2,Q1,Q0]
State 0: IF Clr THEN 0 ELSE IF !Dir THEN 1 ELSE 5;
" ich befinde mich im Zustand 0 und bleibe bei Clr == 1 in
" diesem Zustand. Bei Clr == 0 wird in Abhängigkeit von Dir in
" den nächsten bzw. in den vorherigen Zustand gewechselt.
State 1: IF Clr THEN 0 ELSE IF !Dir THEN 2 ELSE 0;
State 2: IF Clr THEN 0 ELSE IF !Dir THEN 3 ELSE 1;
State 3: IF Clr THEN 0 ELSE IF !Dir THEN 4 ELSE 2;
State 4: IF Clr THEN 0 ELSE IF !Dir THEN 5 ELSE 3;
State 5: IF Clr THEN 0 ELSE IF !Dir THEN 0 ELSE 4;
"Ensure return from illegal state
State 6: GOTO 0;
State 7: GOTO 0;
test_vectors 'Test Counter'
( [Clk ,OE, Clr, Dir ] -> [Q2,Q1,Q0])
[ Ck , 0, 1 , 0 ] -> 0;
[ Ck , 0, 0 , 0 ] -> 1;
[ Ck , 0, 0 , 0 ] -> 2;
[ Ck , 0, 0 , 0 ] -> 3;
[ Ck , 0, 0 , 0 ] -> 4;
[ Ck , 0, 0 , 0 ] -> 5;
[ Ck , 0, 0 , 0 ] -> 0;
[ Ck , 0, 0 , 0 ] -> 1;
[ Ck , 0, 0 , 1 ] -> 0;
[ Ck , 0, 0 , 1 ] -> 5;
[ 0 , 1, 0 , 0 ] -> Z;
[ Ck , 0, 1 , 0 ] -> 0;
test_vectors 'preload to illegal states'
( [Clk ,OE, Clr,[Q2,Q1,Q0]] -> [Q2,Q1,Q0])
"durch diese spezielle Anordnung können illegale Zustände simuliert werden.
[ P , 1, 0 , !6 ] -> X;
[ 0 , 0, 0 , X ] -> 6;
[ Ck , 0, 0 , X ] -> 0;
[ P , 1, 0 , !7 ] -> X;
[ 0 , 0, 0 , X ] -> 7;
[ Ck , 0, 0 , X ] -> 0;
end
Aufgaben
1) Erweitern Sie den 3 bit Vorwärtszähler zu einem 10 Bit Vorwärtszähler. Achten Sie auf richtige Pinwahl -
es könnte sich sonst mit den Produkttermen nicht ausgehen.
2) Erweitern Sie das Schieberegister zu einem 8 Bit Schieberegister mit parallelem Load.
3) Erweitern Sie den 10Bit Zähler auch Aufgabe 1 zu einem 10Bit Vorwärts/Rückwärts Zähler.
4) Entwerfen Sie ein synchrones 4 Bit Schieberegister mit rechts- und linksschieben und parallelem load und
Möglichkeit zur Kaskadierung.
5) Entwerfen Sie eine Schaltung (Handskizze) mit PLD GAL22V10 welche die Ausgabe eines 8 Bit parallel
A/D Wandlers in ein RS232 Signal konvertiert. Der dafür notwendige Takt ist vorhanden. Eine
Pegelanpassung an RS232 Norm ist zu realisieren. Erstellen Sie auch die notwendigen
Programmierunterlagen für die PLD's.
Beachten Sie, daß manche A/D Wandler ein "Start Conversion Signal" benötigen.