TNT_Internet 03/2003 - ISI-Design

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Programmable Logic Altera Cyclone, die weltweit preiswertesten FPGAs Mit den Cyclone Bausteinen stellt Altera die preiswerteste FPGA-Familie auf dem Markt vor. Die Bausteine basieren auf einer neuen Architektur und sind dadurch um die Hälfte günstiger als vergleichbare Low-Cost-FPGAs. Altera baute die Cyclone- Bausteine komplett neu auf. Dazu arbeitete das Unternehmen bei der Definition des Preisbereichs, der Komplexität, der Funktionsmerkmale und der Performance-Anforderungen eng mit hunderten von Anwendern auf der ganzen Welt zusammen. Die Cyclone-Bausteine bieten spezielle Funktionsmerkmale und eine viermal höhere Komplexität als frühere Low-cost FPGAs. Zudem liegen die Die Abmessungen um bis zu 60% unter denen der Vorgänger-Architekturen. Die Komplexität der Cyclone-Bausteine reicht von 2.910 bis 20.060 Logikelemente (240.000 Logikgatter und über eine Millionen Systemgatter) sowie bis zu 288 KBit RAM. Cyclone-Bausteine sind optimiert für die nahtlose Kommunikation mit Double-Data-Rate- (DDR) SDRAM- und FCRAM-Bauelementen sowie mit Single-Data-Rate- (SDR) SDRAM-Bauelementen mit Datenraten bis zu 266 Mbit/s. Die FPGAs unterstützen zahlreiche Single-Ended- Ein-/Ausgabestandards für die externe Datenübertragung wie LVTTL, LVCMOS, PCI, SSTL-2 und SSTL-3 und bieten bis zu 129 Low- Voltage-Differential-Signaling- (LVDS) kompatible Kanäle mit Transferraten von jeweils bis zu 311 Mbit/s. Erste Testmuster des EP1C20 werden in Q1 2003 erhältlich sein. Alle weiteren Mitglieder der Bausteinfamilie gehen in der ersten Hälfte 2003 in Produktion. Software-Support steht ab sofort mit der Design-Software Quartus ® II, Version 2.1 (plus Servicepaket 1) zur Verfügung. Für Anwender, die kein Abonnement für das Tool-Paket von Altera haben, steht die Quartus-II-Web-Edition-Software und somit der Zugriff auf die gesamte Cyclone- Familie kostenlos zur Verfügung. Altera's Cyclone FPGAs provide best value ever With the Cyclone device family Altera introduced the industry's lowest-cost FPGA family. Based on a new architecture specifically designed for low-cost applications, Cyclone devices are priced at half the cost of competing low-cost FPGAs. Altera built the Cyclone device family from the ground up, collaborating closely with more than a hundred customers around the world to define the new product's price threshold, features, density, and performance requirements. Cyclone devices include a focused set of features and are three times the density of previous low-cost FPGAs. More significantly, the devices have a 60 percent die-size reduction over previous architectures. Cyclone device densities range from 2,910 to 20,060 logic elements (240,000 logic gates and over 1 million system gates) and up to 288 Kbits of RAM. Cyclone devices are optimised to seamlessly communicate with double data rate (DDR) SDRAM and FCRAM devices as well as single data rate (SDR) SDRAM devices at up to 266 megabits per second (Mbps). Cyclone devices support a variety of single-ended I/O standards for off-chip data transmission, including LVTLL, LVCMOS, PCI, SSTL-2, and SSTL-3 and feature up to 129 low voltage differential signaling (LVDS) compatible channels, each capable of performing at up to 311 Mbps. The first engineering samples for the Cyclone EP1C20 will be available in Q1 2003. All family members will be in full production in the first half of 2003. Software support is available immediately with the Quartus ® II version 2.1 (service pack 1) design software. For customers that do not have an active subscription to Altera's tool suite, the Quartus II Web Edition software is available for free from Altera's web site, giving customers free access to the entire Cyclone device family. www.altera.com Home Previous Next
Programmable Logic ALTERA Stratix GX Familie für High-speed Anwendungen Die Stratix GX FPGAs ebnen den Weg zu 3,125 Gbps Transceiver- Anwendungen. Mit bis zu 20 Vollduplex Transceiver- Kanälen, die mit bis zu 3,125 Gbps pro Kanal arbeiten, erfüllen diese Bauteile die Bedürfnisse von High-speed Backplanes und Chip-zu-Chip-Kommunikation. Darüber hinaus bieten sie integrierte Equalizer, überaus geringen Stromverbrauch pro Kanal und die Möglichkeit, 40” FR4 Backplanes anzusteuern. Ferner ermöglichen die FPGAs taktsynchrone differentielle Signalübertragung mit dedizierter DPA (dynamischer Phasen-Anpassung), die mit bis zu 1 Gbps arbeitet. Die Komponenten der Stratix GX Familie werden in einem Kupfer basierten SRAM Prozeß (1,5 V, 0,13 µm) gefertigt und sind in verschiedenen Komplexitäten von 10.570 bis 41.250 Logikelementen (LEs) und mit bis zu 3 Mbits RAM erhältlich. Sie verfügen über 1 Gbps taktsynchrone differentielle I/O Signalübertragung und unterstützen die I/O-Standards LVDS, LVPECL, 3,3 V PCML, sowie HyperTransport. Außerdem unterstützen die Bauteile diverse High-speed Protokolle wie zum Beispiel 10 Gigabit Ethernet (XAUI und XSBI), SONET/SDH, Gigabit Ethernet, InfiniBand, 1G und 2G Fibre Channels, Serial RapidIO, SFI-5, SFI-4, SFI-5, POS- PHY Level 4 (SPI-4 Phase 2), HyperTransport, RapidIO, PCI Express, SMPTE 292M sowie UTOPIA IV Standards. Daneben werden mit Hilfe des hierarchischen Clock-Netzwerkes und bis zu acht Phase-locked Loops (PLLs) komplette Taktmanagement-Lösungen unterstützt. Maximal 14 DSP Blocks mit 112 (9 bit x 9 bit) eingebetteten Multiplizierern stehen zur Verfügung. Diese DSP Blocks wurden speziell für komplexe Anwendungen mit hohem Datendurchsatz entwickelt. StratixGX Produkte werden in 672 und 1020 Pin Fine- Line BGAs erhältlich sein. Erste Muster (ES) sind voraussichtlich ab Januar 2003 verfügbar. ALTERA Stratix GX device family for high-speed applications Stratix GX FPGAs offer a low-risk path to 3.125 Gbps transceiver applications. With up to 20 full-duplex transceiver channels operating at up to 3.125 Gbps per channel, the devices address the needs for highspeed backplane and chipto-chip communications. In addition, they feature embedded equalisation circuitry, very low power consumption per channel, and 40” FR4 backplane drive capability. The FPGAs also offer source-synchronous differential signaling with dedicated dynamic phase alignment (DPA) circuitry operating at up to 1 Gbps. Built on a 1.5 V, 0.13 µm, alllayer-copper SRAM process, Stratix GX devices are available in densities ranging from 10,570 to 41,250 logic elements (LEs) with up to 3 Mbits of RAM. The components are capable of 1 Gbps sourcesynchronous differential I/O signaling, supporting the LVDS, LVPECL, 3.3 V PCML, and HyperTransport differential I/O electrical standards. These devices support several high-speed protocols, including the 10 Gigabit Ethernet (XAUI and XSBI), SONET/SDH, Gigabit Ethernet, InfiniBand, 1G and 2G Fibre Channels, Serial RapidIO, SFI-5, SFI-4, SFI-5, POS-PHY Level 4 (SPI-4 Phase 2), HyperTransport, RapidIO, PCI Express, SMPTE 292M and UTOPIA IV standards. They also feature a complete clock management solution with its hierarchical clock structure and up to eight phase-locked loops (PLLs), and offer up to 14 DSP blocks with up to 112 (9 bit x 9 bit) embedded multipliers, optimised for complex applications that require high data throughput. StratixGX will be available in 672 und 1020 Pin Fine- Line BGAs. First engineering samples will be shipped starting in January 2003. Home Previous Next
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