Tema 6: Etapas de Salida - Universidad Complutense de Madrid

Tema 6Etapas de Salida(a)Figura 6: Etapas de salida tipo seguidor de emisor/fuente como sumideros de corriente: PNP (a) yPMOS (b).Para uso de alumnos de laUniversidad Complutense de Madridhttp://www.ucm.es(b)(a) (b) (c)Figura 7: Estructuras de falsos PNPs para reemplazar el PNP simple de Fig. 6a. Par Darlington (a),con relación I C = (1 + h F E ) 2 ·I B ; Falso PNP bipolar (b), con relación I C = h F EP (1 + h F EN ) ·I By falso PNP con JFET (c), con relación I C = (1 + h F E ) ·β· (V BE − V P ) 2 .de fuente PMOS, basta con diseñar el dispositivo con un canal tres veces más ancho para que sucomportamiento DC sea igual al de su contrapartida NMOS.No obstante, el caso del PNP es más complejo pues no se puede recurrir a estrategias geométricas.Por ello, es habitual reemplazar el PNP simple por estructuras llamadas de falso PNP, a partirde dispositivos con mejores características (Fig. 7). Vistos como una caja negra, estos dispositivospueden modelarse como una única estructura de tres terminales en la que la mayor parte de lacorriente que entra por el falso emisor sale por el falso colector.2.2. Pares complementariosEstas estructuras intentan solucionar el mayor problema de los seguidores de emisor: La incapacidadde absorber corriente. Por ello, se van a utilizar parejas de transistores que van a trabajaren equipo.2.2.1. Pares complementarios push-pull clase BLas versiones de esta estructura en tecnología bipolar y CMOS se muestran en Fig. 8. Enambos casos, el transistor A se encarga de proporcionar corriente y el B de drenarla. En el casodel par bipolar, si la carga exige que se le suministre corriente, el transistor A debe estar en zonaElectrónica Analógica Ingeniería Superior en Electrónica 10