Tema 6: Etapas de Salida - Universidad Complutense de Madrid

TEMA 6: ETAPAS DE SALIDAFrancisco J. Franco PeláezApuntes para uso en la asignatura Electrónica Analógica, impartida en la Ingeniería SuperiorElectrónica en la Facultad de Físicas de la Universidad Complutense de Madrid.Para uso de alumnos de laUniversidad Complutense de Madridhttp://www.ucm.es1

Tema 6Etapas de SalidaÍndice1. Introducción 31.1. ¾Por qué son necesarias las etapas de salida? . . . . . . . . . . . . . . . . . . . . . 31.2. Parámetros eléctricos de una etapa de salida . . . . . . . . . . . . . . . . . . . . . 32. Etapas de salida típicas 42.1. Seguidor de emisor/fuente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42.1.1. Seguidor de emisor NPN . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42.1.2. Seguidor de fuente NMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 82.1.3. Seguidores PNP y PMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 92.2. Pares complementarios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102.2.1. Pares complementarios push-pull clase B . . . . . . . . . . . . . . . . . . 102.2.2. Etapa push-pull clase AB mejorada (tecnología bipolar) . . . . . . . . . . 132.2.3. Etapa push-pull clase AB mejorada (tecnología CMOS) . . . . . . . . . . 133. Protección frente a sobrecorriente 14Para uso de alumnos de laUniversidad Complutense de Madridhttp://www.ucm.esElectrónica Analógica Ingeniería Superior en Electrónica 2

Tema 6Etapas de Salida(a)Figura 1: Etapas de salida tipo seguidor de emisor basadas en NPN: Simple (a) y Darlington (b).Despreciando los efectos de la resistencia parásita asociada a la fuente de corriente, puede verseque, en el caso de seguidor de emisor con NPN simple, se verica la siguiente ecuación:( ) VIN − V OI S · expN · V TPara uso de alumnos de laUniversidad Complutense de Madridhttp://www.ucm.es(b)≈ I Q + V OR L(1)En esta ecuación, aparecen términos típicos de un transistor bipolar NPN como I S y N. Estaecuación tiene algunas lecturas muy jugosas. En primer lugar, supongamos que la resistencia decarga es extremadamente alta. En estas circunstancias, la ecuación anterior se convierte en:( ) VIN − V OI S · exp≈ I Q ⇒ V O = V IN − N · V T · lnN · V TPor tanto, la tensión de salida y la salida son idénticas salvo una tensión de oset del orden de0.6-0.7 V. Es decir, no hay distorsión de ningún tipo.Ahora supongamos lo contrario: La resistencia de carga es muy pequeña. En este caso, Eq. 1 seconvierte en:( ) VIN − V OI S · exp≈ V O⇒ expN · V T R L( VINV IN = V O + N · V T · ln)= expN · V T( VOR L · I S)( VO( IQI S))V O· ⇒N · V T R L · I SQue es una ecuación fuertemente no lineal, solo resoluble a partir de la función W de Lambert. Enotras palabras, la salida se encuentra fuertemente distorsionada.Sin embargo, uno de los hechos más característicos deducidos a partir de Eq. 1 es que la funciónexponencial es denida positiva. En otras palabras,I Q + V ( )OVIN − V O≈ I S · exp≥ 0 ⇒R L N · V T(2)(3)⇒ V O ≥ −I Q · R L (4)Es decir, ½aparece una limitación que conduce a una saturación negativa temprana!. Esto es un hechoElectrónica Analógica Ingeniería Superior en Electrónica 5

Tema 6Etapas de Salidaperfectamente lógico pues el transistor NPN no puede absorber corriente sino que lo debe hacer lafuente de corriente que polariza el transistor. En caso de que se exija una corriente demasiado grande,el transistor NPN va a situación de corte ya que la corriente de emisor se debe anular para permitirque la carga proporcione el máximo de corriente.Este comportamiento indica que esta etapa de salida (y, por tanto, el amplicador total) esde clase A ya que solo trabaja durante el semiciclo positivo de una hipotética tensión de entradasinusoidal. Por otra parte, tiene una caracterísitica típica de esta familia de etapas de salida: Unconsumo relativamente elevado incluso en reposo.¾Qué utilidad puede tener esta estructura? En algunos circuitos, la tensión de salida es siemprepositiva como, por ejemplo, en reguladores de tensión, circuitos lógicos, etc. En otros casos, elamplicador de turno no tiene que atacar resistencias demasiado grandes. La simplicidad del diseñohace muy recomendable el uso de esta estructura siempre y cuando no se deba absorber una grancantidad de corriente.Estudiemos ahora otras características DC de esta etapa amplicadora. En primer lugar, jémonosen las tensiones de saturación positiva y negativa. La primera es fácilmente calculable pues, al estar eltransistor bipolar en ZAD, V CC − V O = V CE ≥ V SAT . No obstante, es fácil encontrar otra limitaciónaún más restrictiva, pues V IN ≤ V CC y V IN − V O = V BE = V γ ⇒ V O ≤ V CC − V γ . Por supuesto, nose han tenido en cuenta las posibles limitaciones de las etapas anteriores. En el caso de la tensión desaturación negativa, ya se ha visto la posible dependencia de la carga. Por otro lado, en caso de queR L → ∞, el valor exacto de la tensión de saturación negativa depende de la manera de construir lafuente de corriente. Si es un simple espejo de corriente, debe ser del orden de 0.2 V.Otro parámetro aún más interesante es la corriente de cortocircuito positiva. Una manera muyfácil de calcularla consiste en suponer que la etapa previa puede proporcionar un máximo de corrientede entrada, I INMAX . Por ejemplo, la etapa amplicadora previa fuera un inversor polarizado conuna fuente de corriente, I QG , I INMAX ∼ I QG . En cualquier caso, se acabaría deduciendo que lacorriente en cortocircuito positiva sería:Para uso de alumnos de lay si el transistor fuera un Darlington:I O,MAX ∼ (1 + h F E ) ·I INMAX (5)Universidad Complutense de Madridhttp://www.ucm.esI O,MAX ∼ (1 + h F E ) 2 ·I INMAX (6)Finalmente, hay que resaltar que la corriente I IN , que el transistor sustrae de las etapas anteriores,se puede calcular como:I IN = I Q + V ORLh F E + 1siempre y cuando el transistor no pase a zona de corte. Si utilizáramos un par Darlington, el denominadorde la expresión anterior se debe elevar al cuadrado.Pasemos ahora a estudiar los parámetros característicos en pequeña señal. En primer lugar,(7)Electrónica Analógica Ingeniería Superior en Electrónica 6

Tema 6Etapas de SalidaFigura 2: Modelo en pequeña señal para el cálculo de A V y Z IN en el seguidor de emisor con NPNsimple.Figura 3: Modelo en pequeña señal para el cálculo de Z OUT en el seguidor de emisor con NPNsimple. Se ha supuesto que la entrada se ha cortocircuitado a tierra y que se excita el circuito conuna fuente externa, I X .la ganancia en tensión en pequeña señal. Para ello, reemplazaríamos el transistor original por suequivalente (Fig. 2) y se acabaría concluyendo que:A V = v O=v IN 1 +Para uso de alumnos de la1h ie(h fe +1)·(R L //R Q //h −1oe )≈ 1 (8)Otro parámetro de interés es la impedancia de entrada, que es válida estudiar, por ejemplo, laestabilidad del circuito realimentado completo. Puede demostrarse fácilmente que:Z IN =h ie≈ (h fe + 1) · (1 − A V)R L //R Q //h −1Universidad Complutense de Madridhttp://www.ucm.esFinalmente, la resistencia de salida se calcula fácilemente a partir del circuito de Fig. 3 como:Z OUT = V XI X=(h ieR Q // //h −1oe1 + h fe)≈oe(9)h ie1 + h fe≈ N·V TI E≈ N·V TI Q + V ORL(10)Hecho que nos permite ver, por otro lado, que la impedancia de salida no es una resistencia al uso yaque depende del valor de la tensión de salida en el punto de operación. Esto refuerza la convicciónde que no debe utilizarse para calcular corrientes máximas de salida.Finalmente, debe recordarse que las capacidades parásitas también inuyen en el comportamientoElectrónica Analógica Ingeniería Superior en Electrónica 7

Tema 6Etapas de SalidaFigura 4: Seguidor de fuente con un NMOS.en pequeña señal de los dispositivos. Se remite a temas previos para conocer con detalle este efecto.2.1.2. Seguidor de fuente NMOSLa estructura de esta etapa es equivalente a la anterior (Fig. 4) teniendo en cuenta que eltransistor NMOS debe encontrarse en saturación. Las ventajas son evidentes pues la puerta deltransistor hace que la corriente de entrada sea nula y que la impedancia de entrada sea innita. Porotra parte, hay que recordar que no tiene sentido utilizar conguraciones Darlington.La ecuación que rige este circuito es sencilla pues:Para uso de alumnos de laβ · (V IN − V O − V T H ) 2 ∼ =V OR L+ I Q (11)Esta ecuación sí es resoluble al ser cuadrática pero la solución cerrada tampoco nos aporta demasiado1 . Es evidente, por otra parte, que al ser la ecuación no lineal debe aparecer distorsión en lasalida. Por otro lado, el término de la izquierda es siempre positivo con lo que:β · (V IN − V O − V T H ) 2 ∼ =V OR L+ I Q ≥ 0 ⇒ V O ≥ −R L·I Q (12)En otras palabras, también aparece saturación temprana para tensiones negativas. En último lugar,supondremos que la carga no es muy exigente con lo que la ecuación anterior se transformaría en:β · (V IN − V O − V T H ) 2 ∼ = IQ ⇒ V O = V IN − V T H −√IQβUniversidad Complutense de Madridhttp://www.ucm.esLo que indica que la salida es perfectamente lineal y con ganancia 1. Lamentablemente, esto no esasí pues no hemos tenido en cuenta el efecto sustrato. En caso de que el sustrato del NMOS estéconectado a la tensión más negativa del circuito, se verica que V T H = f (V SB ) = f (V OUT + V EE ).Por tanto aparece un término no lineal que afecta a la relación entrada-salida incluso con resistenciasmuy grandes, cosa que no ocurre en la versión en tecnología bipolar.El mejor medio de saber cómo afecta este efecto es estudiar la relación A V = ∆V O∆V IN(13)= vov in, mejor1 Por otra parte, recordemos que estas ecuaciones se han basado en un modelo extremadamente simplicado deltransistor.Electrónica Analógica Ingeniería Superior en Electrónica 8

Tema 6Etapas de SalidaFigura 5: Seguidor de fuente con un NMOS. Modelo en pequeña señal para el cálculo de ganancia.que la original V OUT = f (V IN ), por medio del modelo en pequeña señal del seguidor de fuente (Fig.5). En esta estructura, v gs = v in − v o y v bs es bien 0 en transistores discretos o −v s = −v o encircuitos integrados. Si operamos con esta idea, se acaba concluyendo quePara uso de alumnos de lag mA V =g m + g mb + g o + R −1 + R −1 ≈LUniversidad Complutense de Madridhttp://www.ucm.esQ1(14)1 + g mbg mque, como se vio en temas anteriores, es un parámetro del orden de 0.7-0.9 en dispositivos reales.Por tanto, el seguidor de fuente sufre un deterioro de ganancia que debe compensarse en las etapasanteriores.Fijémonos ahora en otras características. Una manera de estimar la tensión de saturación positivaes recordar que el transistor debe trabajar en saturación por lo que V GS = V IN −V O ≥ V T H ⇒ V O ≤V IN − V T H ≤ V CC − V T H . Por tanto, la diferencia entre la tensión de salida y la de alimentaciónpositiva no debe ser inferior al valor de la tensión umbral. En el caso de saturación negativa, esnecesario conocer la construcción de la fuente de polarización.La corriente de cortocircuito negativa es, obviamente, I Q . La positiva es más difícil de calcularaunque debe vericar siempre lo siguiente:0 < I O = β · (V IN − V O − V T H ) 2 ≤ β · (V IN − V T H ) 2 ≤ β · (V CC − V T H ) 2 (15)Lo que nos da una cota superior. Finalmente, la impedancia de salida se puede calcular fácilmentellegando a la conclusión de que:2.1.3. Seguidores PNP y PMOSZ O = ( g m + g mb + g o + R −1L)+ RQ−1 −1(16)Las estructuras anteriores tienen sus gemelos para drenar corriente. Fig. 6 muestra un seguidorde emisor PNP (a) y un seguidor de fuente PMOS (b). Todo lo discutido en las dos seccionesanteriores sigue siendo válido en las estructuras simétricas.Sin embargo, estas estructuras adolecen de un grave problema pues, al estar basadas en eltransporte de huecos en lugar de electrones, la trasconductancia es menor. En el caso del seguidorElectrónica Analógica Ingeniería Superior en Electrónica 9

Tema 6Etapas de Salida(a)Figura 6: Etapas de salida tipo seguidor de emisor/fuente como sumideros de corriente: PNP (a) yPMOS (b).Para uso de alumnos de laUniversidad Complutense de Madridhttp://www.ucm.es(b)(a) (b) (c)Figura 7: Estructuras de falsos PNPs para reemplazar el PNP simple de Fig. 6a. Par Darlington (a),con relación I C = (1 + h F E ) 2 ·I B ; Falso PNP bipolar (b), con relación I C = h F EP (1 + h F EN ) ·I By falso PNP con JFET (c), con relación I C = (1 + h F E ) ·β· (V BE − V P ) 2 .de fuente PMOS, basta con diseñar el dispositivo con un canal tres veces más ancho para que sucomportamiento DC sea igual al de su contrapartida NMOS.No obstante, el caso del PNP es más complejo pues no se puede recurrir a estrategias geométricas.Por ello, es habitual reemplazar el PNP simple por estructuras llamadas de falso PNP, a partirde dispositivos con mejores características (Fig. 7). Vistos como una caja negra, estos dispositivospueden modelarse como una única estructura de tres terminales en la que la mayor parte de lacorriente que entra por el falso emisor sale por el falso colector.2.2. Pares complementariosEstas estructuras intentan solucionar el mayor problema de los seguidores de emisor: La incapacidadde absorber corriente. Por ello, se van a utilizar parejas de transistores que van a trabajaren equipo.2.2.1. Pares complementarios push-pull clase BLas versiones de esta estructura en tecnología bipolar y CMOS se muestran en Fig. 8. Enambos casos, el transistor A se encarga de proporcionar corriente y el B de drenarla. En el casodel par bipolar, si la carga exige que se le suministre corriente, el transistor A debe estar en zonaElectrónica Analógica Ingeniería Superior en Electrónica 10

Tema 6Etapas de Salida(a)Figura 8: Pares complementarios push-pull clase B: Bipolar (a) y CMOS (b). En aplicaciones delalta corriente, los transistores bipolares pueden sustituirse por pares Darlington.(a)Figura 9: Simulación en NGSPICE de la relación entrada-salida en una etapa push-pull (a). Puedeapreciarse la zona muerta en torno a 0. Asimismo, puede verse un ejemplo de señal de salidadistorsionada (b).activa directa por lo que V IN − V O = V γ . Simultáneamente, la tensión EB del transistor B esV EB = V O − V IN = −V γ < 0 < V γ por lo que el transistor B está en corte. En cambio, si se debedrenar corriente, los transistores se intercambian los papeles. Por este motivo se denomina de claseB pues solo trabaja una parte de la etapa durant cada semiciclo. En el equivalente CMOS, la tensiónde codo se debe reemplazar por la tensión umbral de los transistores.Sin embargo, estas condiciones tienen un comportamiento aún más interesante pues, si se debesuministrar corriente, V O > 0 ⇒ V IN > V γ , V O = V IN −V γ y, si se debe absorber, V O < 0 ⇒ V IN

Tema 6Etapas de SalidaFigura 10: Estructura general de un bloque realimentado con una etapa de salida no lineal.sustrato aumenta la distorsión en tecnologías CMOS.Para estimar la distorsión de una señal, se recurre a un parámetro llamado Distorsión armónicatotal (T HD). Si suponemos que la señal original admite un desarrollo de Fourier:f (t) = a 0 + a 1· sin (ωt − ϕ 1 ) + a 2· sin (2ωt − ϕ 2 ) + a 3· sin (3ωt − ϕ 3 ) + . . .se calcula T HD como:T HD =aunque, por comodidad, se suele hacer la aproximaciónPara uso de alumnos de la√a 2 2 + a 2 3 + a 2 4 + . . .a 1(17)∣ aT HD =k ∣∣∣∣(18)a 1siendo k el primer armónico de consideración. En general, el cálculo de estos parámetros es difícily laborioso, incluso utilizando programas como WxMAXIMA o MATHEMATICA. Por ello, a veceses preferible utilizar directamente el cálculo numérico en la señal temporal. Así, SPICE proporcionados instrucciones, FFT y FOURIER, que ayudan en esta empresa.Debe tenerse en cuenta que, en sistemas realimentados negativametne, la distorsión se reduceenormemente. Sea el bloque de Fig. 10, en el que 1/K simboliza una red resistiva y la gananciadiferencial, G, es enorme. Se va a cumplir que 2 :(V A = G· V IN − V )OKCombinando ambas expresiones, se deduce que:V OUT = f (V A ) ⇒ V A = f −1 (V OUT ) (19)Universidad Complutense de Madridhttp://www.ucm.esV OUT + K·f −1 (V OUT )G(20)= K·V IN (21)La inuencia de la parte no lineal decrece enormemente al estar dividida por la ganancia G. Téngaseen cuenta, además, que este mecanismo también reduce enormemente la inuencia de la tensión deoset de las etapas de salida, que son del orden de la tensión de codo de una o dos uniones PN o2 Cualquier matemático pondría el grito en el cielo, y con razón, por Eq. 19 ya que no se ha demostrado que fsea una función biyectiva, en la que tenga sentido denir la función inversa. Sin embargo, como en la mayoría de loscasos reales esto es así, daremos este paso como válido.Electrónica Analógica Ingeniería Superior en Electrónica 12

Tema 6Etapas de SalidaFigura 11: Estructura push-pull clase AB mejorada en tecnología bipolar.de de una tensión umbral en tecnologías CMOS.Por último, hay que reseñar que si no se inserta una resistencia de carga, los dos transistoresdeben estar en corte con lo que el consumo es nulo. Por este motivo, esta estructura es muy popularen dispositivos con bajo consumo aunque se debe evitar su uso en caso de que se busque minimizarla distorsión de la señal.2.2.2. Etapa push-pull clase AB mejorada (tecnología bipolar)Esta estructura, tremendamente popular en el diseño de amplicadores operacionales de propósitogeneral en tecnología bipolar, consiste básicamente en el circuito mostrado en Fig. 11. El funcionamientode esta red es sencillo ya que la fuente de corriente polariza los dos diodos creando unadiferencia de tensión entre las bases de los transistores. Así, V B2 = V IN y V B1 = V IN + 2·V γ . Enesta estructura, se elimina la zona muerta del par clase B ya que se permite que los dos transistoresse encuentren en ZAD de manera simultánea. Así, se elija el camino que se elija (por Q 2 o por Q 1 ),se demuestra que V OUT = V IN + V γ .El precio que hay que pagar es que un mayor consumo en reposo. Sin embargo, no es tan altocomo el de la etapa seguidora simple y permite el drenaje de corriente.Esta estructura puede mejorarse fácilmente con una serie de modicaciones sencillas. Así, sepodrían reemplazar los transistores por pares Darlington aunque esto implicaría añadir más diodosen serie para aumentar el desplazamiento de tensión. En algunos casos, se preere crear la diferenciade tensión de 2·V γ (4·V γ en caso de usar dos Darlington) por medio de resistencias. Finalmente, lafuente de corriente puede tomarse prestada de la etapa anterior como se hace, por ejemplo, cuandoPara uso de alumnos de laUniversidad Complutense de Madridhttp://www.ucm.esla etapa previa es un inversor CC-CE cargado con una fuente de corriente.2.2.3. Etapa push-pull clase AB mejorada (tecnología CMOS)En este caso, la estructura básica es la mostrada en Fig. 12a. En esta estructura, hay quecompensar una diferencia de tensión V T HN + |V T HP | entre las puertas de los transistores, cosa quese hace ajustando la fuente de corriente I Q y la resistencia R. Alternativamente, la resistencia puedereemplazarse con dos transistores colchón con drenador y puerta cortocircuitados, uno PMOS y otroNMOS, colocados en serie para recrear la diferencia de tensión buscada. Sin embargo, persiste elElectrónica Analógica Ingeniería Superior en Electrónica 13

Tema 6Etapas de Salida(a)Figura 12: Estructuras push-pull clase AB mejorada en tecnología CMOS. Equivalente de la estructurabipolar (a) y versión alternativa (b).problema del efecto sustrato en los transistores, que hace perder calidad a la señal.Por este motivo, han surgido estructuras alternativas dada la facilidad de construcción de amplicadoresdiferenciales en tecnología CMOS. Una de ellas es la mostrada en Fig. 12. En estaestructura, la realimentación de los amplicadores operacionales 3 , que no se contradicen entre sí,hace que la tensión de salida sea igual a la de entrada. La tensión de puerta de los transistores varíasegún las necesidades de la corriente de salida. Finalmente, como la fuente de cada transistor estáconectada a una tensión ja, no hay efecto sustrato de ningún tipo.(a)Para uso de alumnos de laUniversidad Complutense de Madridhttp://www.ucm.es(b)(b)Figura 13: Estrategias de protección en tecnología bipolar.3. Protección frente a sobrecorrienteA veces, hay que enfrentarse al problema contrario: Evitar que una etapa de salida proporcionedemasiada corriente y pueda destruir por calentamientla carga o el dispositivo en el que se encuentrainmersa. Por ello, en algunos diseños se adoptan diversas estrategias. Una, muy básica, consiste enagregar en serie con la salida una resistencia de protección (Fig. 13a). Es fácil demostrar que, en estecaso, la corriente de salida está restringida al rango − V EE+V γR S< I OUT < V CC−V γR S. Sin embargo, existeotra estrategia más elegante que consiste en utilizar la diferencia de tensión creada en la resistenciapara activar un tercer transistor que limita la corriente de base del transistor de salida (Fig. 13b). En3 Dado que no deben suministrar corriente, pueden ser reemplazado por pares diferenciales sencillos.Electrónica Analógica Ingeniería Superior en Electrónica 14

Tema 6Etapas de Salidaesta gura puede apreciarse que solo se limita la corriente positiva. No se suele incidir en la corrientenegativa pues recordemos que, en general, el problema de los PNP es su baja eciencia.En tecnología CMOS, no tiene sentido introducir estos elementos adicionales pues, con ajustarla anchura y longitud de los transistores, se evita la sobrecorriente.Para uso de alumnos de laUniversidad Complutense de Madridhttp://www.ucm.esElectrónica Analógica Ingeniería Superior en Electrónica 15