PLL - PHASE LOOP LOCKED - Lazos Enganchados en Fase

More documents

Recommendations

Info

Compilado, anexado y redactado por el Ing.Daniel Rabinovich/Ing. Oscar Santa Cruz - 2010Parece aceptable exigir al circuito que cuando N 2 cambie en una unidad f O cambie en un canalf CH .fo fHfO ffS , si se incrementa el OL para el canal siguiente fSN2Ndespejando de la primera f N f f y reemplazando en la segundaO 221)fS N2fS fH fCHfH( N simplificando queda fS fCHSHCH2 f1H Para el caso numérico f f 100kHzsi se elije aSCHfXf X 1MHz, N1 10fSse elije f H 98MHz, la f H máxima es 98.6MHzes conveniente que f H sea lo más grande posible para que f MIX sea posible dividirla con un divisorprogramable convencional (CMOS o TTL), para este caso f MIX va de 0.7 a 20.7MHzNNfmáx máxf118.7 980.1OH2fSfmín mínf98.7 980.1OH2fS7207200 canalesSintetizador tipo "prescaling"Esta otra alternativa, emplea un divisor fijo de alta frecuencia o prescaler, el cual antecede aldivisor programable.Oscilador 1/N 1 Comp FPB VCOde Referencia f X f S FaseOLSi se plantea la misma exigencia, cuando N 2 cambie en una unidad f o cambie en un canal f CHfofO fCHfS , si se incrementa el OL para el canal siguiente fSKNK(N 1)2despejando de la primeraKN2fS KfS KN2fS fCHf O /(KN 2 )programacióndigitalf KN f y reemplazando en la segundaO2S1/N 2f O /Ksimplificando quedaKPrescalerSe puede demostrar fácilmente que si se plantea que N 2 cambie dos unidades por cambio de canal,el resultado es f CHfS2K, con lo cual resulta una f s a la mitad.fS fCHKf98.7MHz118.7MHzf CH =100kHz2Ejemplar de distribución gratuita
Compilado, anexado y redactado por el Ing.Daniel Rabinovich/Ing. Oscar Santa Cruz - 2010 Para el caso numérico dado, se elige K=10 lo que da una f O 11.87MHzK como máximo, quepuede ser aceptada sin inconvenientes por cualquier divisor programable de lógica convencional.fXsi f X 1MHz, N1 10fNNfOmáx 118.7máx Kf 0.12fOmín 98.7mín Kf 0.12SSS1187987200 canalesNótese, que si K=1 f S =f CH . Es posible obtener un divisor programable N 2 que soporte altas frecuenciasy sea económicamente aceptable, usando un divisor programable de doble módulo. Estoevita el uso del prescaler fijo (equivale a K=1) y la consecuente disminución de la frecuenciade referencia (ffCHS ).KDivisor programable de doble móduloEs una técnica que se utiliza en sintetizadores de VHF con lógica convencional, para no reducirla frecuencia de referencia a un valor inaceptable por el uso de un prescaler fijo.El corazón del divisor programable de doble módulo es un prescaler de doble módulo. Este circuitoECL (u otra lógica rápida), divide por dos factores que difieren en uno, dependiendo deuna entrada de control.Para sintetizadores programados en BCD es conveniente la relación 10/11. Algunas relacionesnormalizadas son: 5/6, 8/9, 16/17, 20/21, 32/33, 64/65, 128/129, etc.M (entrada de programación)Prescaler de doble móduloEntradaNN 1CkPresetDetectorde CeroSalidaCkPresetDetectorde CeroA (entrada de programación)Está compuesto por dos contadores decrecientes con entradas de preset, uno cuenta desde M yotro desde A, y siempre M A.Ejemplar de distribución gratuita
Page 1 and 2: Compilado, anexado y redactado por
Page 19: Compilado, anexado y redactado por
Page 33 and 34: Electrónica Aplicada III - Lazos e

PLL - PHASE LOOP LOCKED - Lazos Enganchados en Fase

Create successful ePaper yourself

Delete template?

Save as template?