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专家园地签中“Memory and Memory Controller” 分类下找到这两个 IP。在 XPS 的 Bus 视图中将这些 IP 组件相互连接,让系统看上去与图 2 所示的一样。在 XPS 的 Ports 标签中,将 AXI 互联的时钟和复位端口配置成 external, 将 BRAM 控制器和 Master BFM 的时钟端口也连接到外部时钟端口。可让 AXI BRAM 控制器的“ECC_Interrupt” 和 “ECC_UE”端口保持未连接,因为不需要使用 ECC 功能。设置时钟端口的频率为 100MHz。最终系统应和图 3 所示的一样。接下来在 XPS 的 Addresses 标签中设置 BRAM 控制器的地址范围。这样还可以确定 BRAM 模块的大小。这里创建一个 32K 的 Block RAM,起始地址为 0x00000000。现在基本系统设置已经完成,点击工具条左边的“Generate HDL Files” 就可以让 XPS 生成 HDL 代码。这样可以在 XPS 项目文件夹中创建一个名为 Simulation 的目录。如果想在 XPS 中修改系统,重新生成 HDL 代码,务必将手工添加到文件夹中的文件进行备份,否则 XPS 在生成仿真文件时,这些文件将被完全覆盖。在 Simulation 文件夹中名为 “behaviorial”的文件夹里,我们可图 3 - XPS 的 Ports 标签显示时钟和复位的外部端口以找到与 XPS 设计名字完全相同的 Verilog 或者 VHDL 文件(根据配置设置中选择的语言), 该文件名为“bfm_ system.vhd”。这就是我们系统的顶层, 其中包含刚刚在 XPS 中实现的所有实例化组件和连接。运行仿真根据 AXI BFM 说明书的建议,应在提供了时钟和复位信号的测试顶层模块中例化该系统,再从独立的测试模块发起 AXI 总线上的事务处理任务。(这种方法的结构见图 1 所示)。在总线上发起事务处理的方法是从 AXI BFM API 调用对应的 Verilog 任务。API 分为通道层和功能层。使用通道层 API 可在不同的通道上发起传输,比如读地址和写地址通道,这样我们就能单独控制写突发或者读突发的每一个阶段。使用功能层 API 可方便地启动整个数据传输,比如读突发或者写突发。另外功能层 API 还提供可改变 BFM 设置的 Verilog 功能, 比如修改 ISim 控制台上的输出冗余。 DS824 详细介绍了该 API,并提供一个图 4 - 摘自 bfm_system_text.v。可以使用 Verilog“.”运算符引用 AXI BFM 实例, 调用 BFM API 的功能和任务图 5 - 主机通过断言 s_axi_wlast(1,屏幕截图顶部的圈内),为突发的最后一个字做上标签。从模块通过写响应通道通知主机突发是否成功(2,底部圈)。 20 赛灵思中国通讯 46 期 2012 年冬季刊
编程人员参考。 [1] 使用 Verilog 的“.”运算符,通过引用 BFM 实例,在测试程序中调用 API 的函数和任务。图 4 就是这种函数调用的例子。完整的代码包含在与本文配套的项目包中,并提供 shell 脚本,用于编译实例并运行 ISim 查看波形。请阅读项目包中的 README.txt 文件了解如何使用该脚本。运行该脚本即可打开 ISim 主窗口。加载 ISim 中的“axi_waveforms. wcfg”文件,仿真系统 15 微秒,即可查看 AXI 总线各通道上的信号。测试程序首先对 Block RAM 发起 256 个 32 位字符组成的写突发,然后读回数据。通过搜索上升时钟沿(在写地址通道,s_axi_awready 和 s_axi_ awvalid 信号同时处于高电平),我们可以看到用于描述突发流向的信息被发送给 Block RAM 控制器。主机通过断言 s_axi_wlast 信号为突发的最后一个字符做上标签。跟随写突发,从模块—— 即这里的 Block RAM 控制器——会通过写响应通道(图 5)发出事务处理成功的信号。可针对读突发检查相同的结构。描述突发的信息通过读地址通道发送,实际数据通过读数据通道发送。与写突发不同,这里没有单独的读取响应通道。但从模块会对读传输中的每一个字断言读响应信号 s_axi_rresp,以说明目前的读取是否成功。当然,对这个使用现成组件的小型实例系统来说,所有的总线事务处理都是成功的。不过在开发 RTL 模块时,需要判断 RTL 模块是否符合 AXI 标准。 BFM 提供协议检查功能,用于确保连接的 RTL 模块行为的正确性。例如,主机 BFM 会检查连接的 RTL 模块是否在复位后为输出端口应用正确的复位值。在 ISim 的控制台可以检查这一行为。总线控制模块的协议检查 API 还能提供更多功能。AXIBFM 产品说明书 [1] 对此也有深入介绍。强大的工具赛灵思和 Cadence 已经为 Zynq-7000 All Programmable SoC 设计人员提供了一种极为强大的片上系统验证工具—— AXI4BFM。通过在方便的功能 API 之上编写测试程序,我们可以在设计之初和回归测试中验证 RTL 模块。 Missing Link Electronics 采用预先验证的 IP,在专家提供的应用支持下, 开发针对嵌入式系统的解决方案,可将市售 FPGA 器件与开源软件相结合。 Missing Link Electronics 是赛灵思联盟计划的认证成员,也是 Zynq-7000 系列 All Programmable SoC 的早期使用合作伙伴。参考资料: 1. 赛灵思,DS824 AXI BFM 2.1 版本,2012 年 4 月 24 日 2. ARM,IHI0022D AMBA AXI 和 ACE 协议规范,2011 年 3. 赛灵思,LogiCORRE AXI 互联 IP(1.01.a 版本),2010 年 12 月 14 日专家园地 2012 年冬季刊赛灵思中国通讯 46 期 21
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