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A s k F A E - x
pid_addsub = Y1 + Y2;
tmp = pid_addsub + pid_mult;
tmp = (tmp > max_limU) ?
max_limU : tmp;
U = (tmp < min_limU) ?
min_limU : tmp;
// PID effective
// output signal
dout[0] = U;
// test the PID error
// signal as output
dout[1] = E;
// update internal states
// for the next iteration
prev_X1 = X1;
prev_Y1 = Y1;
prev_INT= INT;
图 4 - Vivado HLs 截屏所示的是同一 PID C++ 设计的两种备选解决方案的性能估计
return;
}
设定 Zynq-7010 CLG400-1 器件的目标时钟周期为 10 纳
秒,PID 实现在该 FPGA 的 32 位浮点算术单元中。首次运行
Vivado HLs(图 4 中的“solution1”),估计的时钟周期为 8.49
纳秒,与 FPGA 的 118MHz 时钟频率对应。由于生成输出需
要 49 个时钟周期的时延,有效数据速率为 2.4Msps。布局布
线前估计 FPGA 占用面积为 7 个 DsP48E slice,1,105 个触
发器和 1,790 个查找表。
通过分析 Vivado HLs 生成的报告文件,发现工具生成了
两个浮点加法减法器内核。因此采用下列指令:
set_directive_interface -mode ap_fifo
"PID_Controller" coeff
set_directive_interface -mode ap_fifo
"PID_Controller" din
38 赛灵思中国通讯 46 期 2012 年冬季刊