ETI VHDL Grundlagen - LRR
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Komponenten/Parallele Abläufe 1<br />
◮ Entity (beliebig oft verwendbares/instanziierbares “Bauteil”)<br />
Definiert nur Namen und Schnittstelle (Ports)<br />
entity and_gatter is<br />
port (e1,e2: in std_logic;<br />
x: out std_logic);<br />
end and_gatter;<br />
◮ in/out: Modus (Ein/Ausgang)<br />
and_gatter<br />
e1<br />
e2<br />
Dr. Georg Acher <strong>LRR</strong> TU München <strong>ETI</strong> <strong>VHDL</strong> <strong>Grundlagen</strong><br />
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