ETI VHDL Grundlagen - LRR
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Komponenten/Parallele Abläufe 4<br />
◮ Component Instantiation (Benutzung anderer Entites)<br />
MEIN_ERSTES_AND:<br />
and_gatter port map (eingang1, eingang2,<br />
signal_4711);<br />
MEIN_ZWEITES_AND:<br />
and_gatter port map (signal_4711, eingang3,<br />
ausgang);<br />
eingang1<br />
eingang2<br />
and_gatter<br />
e1<br />
e2<br />
x<br />
MEIN_ERSTES_AND<br />
signal_4711<br />
eingang3<br />
and_gatter<br />
e1<br />
e2<br />
x<br />
MEIN_ZWEITES_AND<br />
ausgang<br />
Achtung: Nicht mit Funktionsaufruf verwechseln!<br />
Die instantiierten Komponenten “arbeiten” immer und<br />
parallel!<br />
Dr. Georg Acher <strong>LRR</strong> TU München <strong>ETI</strong> <strong>VHDL</strong> <strong>Grundlagen</strong>
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