Prüfung - Institut für Kommunikationsnetze und Rechnersysteme ...

Ein zweiter Ansatz zur Lösung des Problems ist, das Signal full durch ein Signal almost_full zu
ersetzen. Dieses Signal soll nicht nur bei vollem FIFO aktiv werden, sondern auch dann, wenn
das FIFO nur noch einen freien Eintrag enthält.
Frage 5 a) Zeichnen Sie auch für diesen Fall ein Signal-Zeit-Diagramm entsprechend
Frage 3a). In diesem Diagramm soll das Signal full durch das Signal
almost_full ersetzt werden.
b) Zeigt Ihre Simulation "von Hand" nun das gewünschte Verhalten? Begründen
Sie Ihre Antwort!
c) Ergänzen Sie den Prozess syncfifo_process in Bild 2 so, dass eine Variable
fill_level geeigneten Typs stets den aktuellen Füllstand des FIFOs anzeigt.
Leiten Sie aus dieser Variablen das Signal almost_full ab. Gehen Sie davon
aus, dass das Signal almost_full als Port von SyncFIFO deklariert ist.
Es genügt, die neu hinzukommenden Code-Teile anzugeben (einschließlich
Variablendeklaration) mit einem kurzen Hinweis, an welcher Stelle im
ursprünglichen Prozess der Code jeweils einzufügen ist.
d) Ergänzen Sie den Prozess syncfifo_process entsprechend um die Erzeugung
eines Signals almost_empty, das aktiv wird, wenn das FIFO leer ist oder nur
noch einen gültigen Eintrag enthält. Leiten Sie auch almost_empty aus der
Variablen fill_level ab. Gehen Sie davon aus, dass das Signal almost_empty
als Port von SyncFIFO deklariert ist.
Frage 6 a) Geben Sie analog zum Prozess source_process in Bild 3 einen Prozess
sink_process an, der in der Komponente Sink (vgl. Bild 1) realisiert werden
soll. Der Prozess soll mit der steigenden Flanke des Taktes rclk immer dann
einen Eintrag aus dem FIFO entfernen, wenn almost_empty inaktiv ist. Die
gelesenen Daten dürfen ignoriert werden.
b) Könnte der Prozess sink_process anstelle des Signals almost_empty das
Signal empty auswerten? Begründen Sie Ihre Antwort.
Abschließend sollen Teile einer synthetisierbaren Implementierung der Komponente SyncFIFO
betrachtet werden.
Frage 7
Aus welchem Grund bzw. aus welchen Gründen ist der Prozess syncfifo_process
in Bild 2 nicht synthetisierbar?
Frage 8 a) Welche Probleme muss man in einem synthetisierbaren Modell des FIFOs
lösen, wenn der Schreibindex windex synchron zum Takt wclk und der
Leseindex rindex synchron zum Takt rclk modifiziert wird? Es genügt die
Beschreibung der Probleme, eine Lösung ist nicht verlangt.
b) Welche Probleme muss man in einem synthetisierbaren Modell des FIFOs
lösen, wenn beide Indizes (d.h. Schreibindex windex und Leseindex rindex)
synchron zum gleichen Takt modifiziert werden (wahlweise wclk oder
rclk)? Es genügt wieder die Beschreibung der Probleme, eine Lösung ist
nicht verlangt.
Aufgabe 1 Seite 4