Musterlösung - Institut für Kommunikationsnetze und ...

Universität Stuttgart
INSTITUT FÜR
KOMMUNIKATIONSNETZE
UND RECHNERSYSTEME
Prof. Dr.-Ing. Dr. h. c. mult. P. J. Kühn
Musterlösung
Termin:
Technische Informatik I
7. April 2008
Aufgabe 1
Digitale Bitmustererkennung
Bild 1
8-Bit-Schieberegister
Frage 1
5 Punkte
a) Ergänzen Sie die Schaltung aus Bild 1 um eine parallele Bitmustererkennung
für beliebige 8-bit-Muster. Das zu erkennende Bitmuster wird über
das 8bit breite Signal M angelegt (vgl. Bild 1). Die Schaltung soll einen
logischen Vergleich mit Hilfe von Elementen der Gatterebene durchführen
und daraus das Ausgangssignal Y ableiten.
clk
bitserieller Datenstrom
1
q 7 q 6 q 5 q 0
M 7 M 6 M 5
= = =
z 7 z 6 z 0
M 0
=
&
b) Vereinfachen Sie diese Lösung für denn Fall, dass nur das spezielle Bitmuster
M="01111110" erkannt werden soll.
Y = q 7·q 6·q 5·q 4·q 3·q 2·q 1·q 0
Y

Frage 2 a) Entwickeln Sie das komplette Zustandsübergangsdiagramm des Moore-
9 Punkte Automaten.
1
start
Y=0
0
0
0
0
0
0
0
1
1
A
Y=0
1
B
Y=0
1
C
Y=0
1
D
Y=0
1
E
Y=0
1
F
Y=0
1
G
Y=0
0
H
Y=1
0
b) Wie viele Zustände benötigt der Moore-Automat? Wie viele Flipflops sind
demnach zur Realisierung mindestens notwendig?
Zustände: 9
FlipFlops: 4 (ld9 = 3,17)
Frage 3
3 Punkte
Wie viele Zustände würde eine Realisierung als Mealy-Automat mindestens
benötigen?
8 Zustände
(Zustand "H" und "start" können zu einem Zustand zusammengefasst werden.)
Aufgabe 1 Seite 2

Frage 4
34 Punkte
Realisierung des Moore-Automaten
a) Codieren Sie die Zustände ausgehend vom Startzustand aufsteigend in
binärer Form, wie in der folgenden Tabelle dargestellt.
Zustand Q 3 n+1 Q 2 n+1 Q 1 n+1 Q 0
n+1
start 0 0 0 0
A 0 0 0 1
B 0 0 1 0
C 0 0 1 1
D 0 1 0 0
E 0 1 0 1
F 0 1 1 0
G 0 1 1 1
H 1 0 0 0
b) Geben Sie die Ausgangsfunktion Y des Moore-Automaten an.
Y = Q 3
weil Q 3 nur im Zustand "H" gesetzt ist
Aufgabe 1 Seite 3

c) Beschreiben Sie das Folgeschaltverhalten des Moore-Automaten in Form
einer Wahrheitstabelle.
Zust. X n Q
n
3 Q
n
2 Q
n
1 Q
n
0 Q n+1 3 Q n+1 2 Q n+1 1 Q
n+1
0
start 0 0 0 0 0 0 0 0 1
A 0 0 0 0 1 0 0 0 1
B 0 0 0 1 0 0 0 0 1
C 0 0 0 1 1 0 0 0 1
D 0 0 1 0 0 0 0 0 1
E 0 0 1 0 1 0 0 0 1
F 0 0 1 1 0 0 0 0 1
G 0 0 1 1 1 1 0 0 0
H 0 1 0 0 0 0 0 0 1
- 0 1 0 0 1 x x x x
- 0 1 0 1 x x x x x
- 0 1 1 x x x x x x
start 1 0 0 0 0 0 0 0 0
A 1 0 0 0 1 0 0 1 0
B 1 0 0 1 0 0 0 1 1
C 1 0 0 1 1 0 1 0 0
D 1 0 1 0 0 0 1 0 1
E 1 0 1 0 1 0 1 1 0
F 1 0 1 1 0 0 1 1 1
G 1 0 1 1 1 0 0 0 0
H 1 1 0 0 0 0 0 0 0
- 1 1 0 0 1 x x x x
- 1 1 0 1 x x x x x
- 1 1 1 x x x x x x
d) Ermitteln Sie die Übergangsfunktion für das D-Flipflop Q 0 in minimierter
Form. Verwenden Sie ein Karnaugh-Diagramm zur Minimierung.
X
Q 3
Q 2
x x 1 1
x x 0 0
Q 3
1 1 x x
1 0 x x
Q 0
1 1 x x
Q 1
Q 0 n+1 = (XQ 2 +XQ 1 +Q 1 Q 0 +Q 2 Q 0 ) n
x x 0 0
0 x 1 0
1 1 x 1
Q 1
Aufgabe 1 Seite 4

e) Geben Sie die Übergangsfunktionen der anderen D-Flipflops Q n-1 …Q 1 in
minimierter Form an. Minimieren Sie die Übergangsfunktionen mit Hilfe
der Axiome und Sätze der Schaltalgebra.
Q 1 n+1 =XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 Q 0
=XQ 3 Q 1 Q 0 + XQ 3 Q 1 Q 0 + XQ 3 Q 1 Q 0 + XQ 3 Q 1 Q 0
=XQ 1 Q 0 + XQ 1 Q 0
don’t cares
Q n+1 2 =XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 Q 0
=XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 + XQ 3 Q 2 Q 0
+ XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 + XQ 3 Q 2 Q 0 don’t cares
=XQ 2 Q 1 Q 0 + XQ 2 Q 1 + XQ 2 Q 0
Q 3 n+1 = XQ 3 Q 2 Q 1 Q 0 + XQ 3 Q 2 Q 1 Q 0
= XQ 2 Q 1 Q 0 don’t cares
Aufgabe 1 Seite 5

Aufgabe 2
IKR-CISC Modellprozessor: Assemblerprogrammierung
Frage 1 a) Geben Sie die Assemblerbefehlszeile an, mit welcher der Inhalt des Feldes
3 Punkte LEN in myArray ausgelesen und in Register D0 geschrieben wird. Die
Startadresse von myArray sei in Adressregister A0 abgelegt.
MOVE (2,A0),D0
b) Geben Sie die genaue Bezeichnung der verwendeten Adressierungsart an.
Adressregister indirekt mit Offset
Frage 2
6 Punkte
Schreiben Sie die Routine ARRAY_GET. Falls der Index auf einen Wert außerhalb
des Arrays verweist, soll in D1 der Wert 1 zurückgegeben werden.
ARRAY_GET: CMP (2,A0),D0 ;Index zu groß?
BCC ARRAY_ERROR ;CC? = Higher or Same?
LSL D0
;Byte-Index berechnen
MOVE (4,A0,D0),D0 ;Datenwert auslesen
CLR D1
;Fehlerflag loeschen
RTS
ARRAY_ERROR: MOVE #1,D1
RTS
;Fehlerflag setzen
Frage 3
9 Punkte
Schreiben Sie die vollständige Routine LLIST_GET.
LLIST_GET: MOVE (2,A0),A0 ;A0 := HEAD
LLIST_LOOP: CMP #0,A0 ;Element-Adresse = 0 ?
BEQ LLIST_ERROR
TST D0
;Position erreicht?
BEQ LLIST_FOUND
SUB #1,D0
;Zaehler dekrementieren
MOVE (2,A0),A0 ;A0 := NEXT
BRA LLIST_LOOP
LLIST_FOUND: MOVE (4,A0),D0 ;VALUE auslesen
CLR D1
;Fehlerflag loeschen
RTS
LLIST_ERROR: MOVE #1,D1
RTS
;Fehlerflag setzen
Aufgabe 2 Seite 6

Frage 4
13 Punkte
Schreiben Sie das Unterprogramm SUM3.
SUM3: MOVE D2,-(SP) ;Register sichern
MOVE A2,-(SP)
MOVE (A0),A1
MOVE (8,A1),A2
;A1 := Klassenpointer
;A2 := Pointer auf GET
CLR D0 ;Position 0
MOVE A0,-(SP) ;A0 sichern
JSR (A2)
;dynamischer Aufruf GET
TST D1
;Fehler?
BNE SUM3_END
MOVE D0,D2 ;D2 = Summe
MOVE #1,D0 ;Position 1
MOVE (SP),A0 ;A0 wiederherstellen
JSR (A2)
;dynamischer Aufruf GET
TST D1
;Fehler?
BNE SUM3_END
ADD D0,D2 ;zu Summe addieren
MOVE #2,D0 ;Position 2
MOVE (SP),A0 ;A0 wiederherstellen
JSR (A2)
;dynamischer Aufruf GET
TST D1
;Fehler?
BNE SUM3_END
ADD D2,D0 ;Summe hinzuaddieren
SUM3_END: ADD #2,SP ;gesichertes A0 loeschen
MOVE (SP)+,A2 ;Register wiederherst.
MOVE (SP)+,D2
RTS
Aufgabe 2 Seite 7

Aufgabe 3
Direct-Mapped Cache
Frage 1
2 Punkte
Was bedeutet "Cache Hit"? Was bedeutet "Cache Miss"?
Cache Hit: adressiertes Datum im Cache enthalten
Cache Miss: adressiertes Datum nicht im Cache enthalten
Frage 2 a) Geben Sie die Breite W einer Cache-Zeile in Byte sowie die Tiefe D des
7 Punkte Cache-Speichers in Cache-Zeilen an.
W = 2 (Bitbreite Offset) Bytes = 2 3 Bytes = 8 Bytes
D = 2 (Bitbreite Index) Zeilen = 2 7 Zeilen = 128 Zeilen
b) Geben Sie die Kapazität des Cache in Byte an.
Kapazität = D·W = 1024 Bytes = 1 kByte
c) Welche zusätzlichen Informationen müssen pro Cachezeile gespeichert werden?
Wieviele Bits E werden hierfür pro Zeile benötigt? Gehen Sie davon
aus, dass ein Dirty-Bit pro Wort gespeichert werden soll.
Tag:
Valid-Bit:
Dirty-Bits:
Gesamt:
6 Bit pro Zeile
1 Bit pro Zeile
4 Bit pro Zeile (da 1 Bit pro Wort)
E = 11 Bit pro Zeile
Aufgabe 3 Seite 8

Frage 3
10 Punkte
a) Skizzieren Sie, wie der Speicher für die Nutzdaten und der Speicher mit den
Zusatzinformationen (Tag, Dirty-Bits, etc.) für Lesezugriffe beschaltet werden
muss. Verwenden Sie hierfür zusätzlich Elemente der Register-Transfer-Ebene.
[0]
3
[2..1]
Tag Index Offset
rd_addr N
rd_addr Z
7 64 rd_data N 16
Nutzdaten-
Speicher
7 11 Valid
Tag-, Valid-,
Dirty-Bit- rd_data N
6
Speicher
Tag c
6
=?
&
equal
DATA
MISS
b) Erläutern Sie die Funktionsweise des Direct-Mapped Cache im Falle eines
solchen Lesevorgangs. Gehen Sie dabei auf die Bedeutung der Bereiche
Tag, Index und Offset ein.
Der Index adressiert die beiden Speicher zum Auslesen der Nutzdaten
sowie der Zusatzinformationen der entsprechenden Cachezeile.
Der Offset wählt danach über einen Multiplexer das gewünschte Wort aus
den vier ausgelesenen Worten der Cachezeile aus.
Parallel dazu vergleicht ein Komparator den angelegten Tag mit dem ausgelesenen
Tag. Sind die Tags identisch und ist außerdem das Valid-Bit gesetzt,
war das geforderte Wort im Cache enthalten und liegt am Ausgang des Multiplexers
an (Cache Hit, MISS=0).
Aufgabe 3 Seite 9

Frage 4 Skizzieren Sie die Schaltung, um die der Lese-Ausgang des Cache aus Frage 3
6 Punkte ergänzt werden muss. Verwenden Sie hierfür Multiplexer und Verdrahtungsschemata
jeweils unter Angabe der angeschlossenen Bits, z.B.
15..0 15..8
7..0
und
15..8 15..0
7..0
Minimale Schaltung:
WORD
$00
0
15..0
15..8
1
15..8
15..0
7..0
0
7..0
1
≥1
Offset(0)
WORD
Alternative Schaltung:
15..0
15..8
7..0
Offset(0)
0 $00
1
15..8
7..0
15..0
WORD
0 15..0
1
Frage 5
4 Punkte
Warum wird bei einem Cache mit "pipelined write" Forwarding benötigt?
Daten, deren Schreibvorgang im Takt n beginnt, werden erst am Ende des Taktintervalls
n+1 in den Nutzdaten-Speicher des Cache geschrieben.
Um im Takt n+1 diese Daten bereits auslesen zu können, müssen diese durch
Forwarding aus dem Pipeline-Register in die erste Stufe geleitet werden.
Aufgabe 3 Seite 10

Frage 6 a) Welche Daten und Signale werden im zweiten Takt eines Schreibvorgangs
19 Punkte benötigt und müssen daher in einem Pipeline-Register gespeichert werden?
• Index
• wr_wena
• zu schreibende Daten WrData
• ausgelesene Zusatzinformationen (Tag, Dirty-Bits, Valid-Bit)
b) Entwerfen und zeichnen Sie den Aufbau des Cache auf Register-Transfer-
Ebene. Die Lösungen aus Frage 3 und Frage 4 können hierbei wiederverwendet
werden und müssen nicht mehr im Detail gezeichnet werden.
In der Zeichnung sollten alle notwendigen Daten- und Steuerleitungen enthalten
und beschriftet sein. Logische Verknüpfungen auf Gatterebene (z.B.
zum Setzen eines Dirty-Bits) können abstrahiert als Block mit aussagekräftigem
Namen gezeichnet werden.
Hinweis: Die Signale wr_wena und wr_data für den Nutzdaten-Speicher
sowie wr_data für den Speicher mit den Zusatzinformationen
können nicht direkt angeschlossen werden, sondern müssen aus
anderen Signalen generiert werden.
4
64
Index 1
Mux &
Byte-
Select
rd_addr
wr_addr
wr_wena
wr_data
Nutzdaten-
Speicher
WORD 1
Offset 1
64
Frage 3+4
RdData
16
WrData 1
WRDATA 2
Offset 1
Create wr_wena 4
1
MODE 1 wr_wena
wr_wena 2
16
16
16
16
16
≥1
rd_addr
wr_addr
wr_wena
wr_data
Tag-,
Valid-Bit-,
Dirty-Bit-,
Speicher
Tag, Valid
11
Tag,Valid-,Dirty-Bits 1
MISS
Hit or Index 1
Miss?
Tag,Val,Dirty 2
Index 2
Set
Dirty-B.
Frage 3
7
11
1
Signale mit Index 1 sind Signale der ersten Stufe (d.h. vor dem
Pipeline-Register), Signale mit Index 2 sind Signale der zweiten Stufe.
Aufgabe 3 Seite 11

Frage 7
8 Punkte
Ergänzen Sie die Zeichnung aus Frage 6 um einen Forwarding-Multiplexer für
den Fall eines Lesezugriffs nach einem Wort-Schreibzugriff auf dieselbe Adresse.
Geben Sie in einer gesonderten Skizze die Ansteuerlogik für den Forwarding-
Multiplexer an.
4
64
Index 1
wr_addr
wr_wena
wr_data
Ansteuerung
siehe unten
Mux &
Byte-
Select
rd_addr
Nutzdaten-
Speicher
WORD 1
Offset 1
1
0
Frage 3+4
RdData
16
WrData 1
WRDATA 2
Offset 1
Create wr_wena 4
1
MODE 1 wr_wena
wr_wena 2
16
16
16
16
16
≥1
rd_addr
wr_addr
wr_wena
wr_data
Tag-,
Valid-Bit-,
Dirty-Bit-,
Speicher
Tag, Valid
11
Tag,Valid-,Dirty-Bits 1
MISS
Hit or Index 1
Miss?
Tag,Val,Dirty 2
Index 2
Set
Dirty-B.
Frage 3
7
11
1
Ansteuerung des Forwarding-Multiplexers
(für Lesezugriff nach Wort-Schreibzugriff):
MODE 1 [0]
MODE 1 [1]
&
read 1
&
equal
write 2
≥1
wr_wena 2 [3..0]
wr_wena 2
Address 1 [15..1]
CMP
Address 2 [15..1]
Address 2
Aufgabe 3 Seite 12

Frage 8 a) Wie muss die Schaltung aus Frage 6 (ohne Forwarding) hierfür ergänzt
9 Punkte werden? Es wird keine Skizze verlangt.
• Im ersten Takt des Schreibvorgangs muss auch das zu verändernde
Wort aus dem Nutzdatenspeicher ausgelesen werden.
• Im zweiten Takt muss abhängig von Offset(0) das zu schreibende Wort
aus dem ausgelesenen Wort und dem zu schreibenden Byte zusammengestellt
werden.
• Das erstellte Wort kann nun wie in Frage 6 in den Speicher geschrieben
werden.
• Der Rest kann unverändert bleiben.
b) Wie muss die Forwarding-Logik aus Frage 7 ergänzt werden? Es wird wiederum
keine Skizze verlangt.
Das zusammengestellte Wort – aus a) zweiter Punkt – muss zum Forwarding-Multiplexer
geleitet werden. Sonst sind keine Änderungen notwendig.
Aufgabe 3 Seite 13

Aufgabe 4
Virtueller Speicher
Frage 1
2 Punkte
Nennen Sie die zwei wesentlichen Probleme, die durch den Einsatz von virtuellem
Speicher gelöst werden.
Begrenzte Kapazität des Arbeitsspeichers
Fehlender Schutz innerhalb des Arbeitsspeichers
Frage 2 a) Bei Paging tritt interne Fragmentierung auf. Was versteht man darunter?
4 Punkte
Es gibt Speicherblöcke, die nur teilweise belegt sind. Der unbelegte Speicher
innerhalb dieser Blöcke kann nicht mehr genutzt werden.
b) Welche andere Art der Fragmentierung gibt es noch? Geben Sie ein Beispiel,
wo diese Art der Fragmentierung auftritt.
Externe Fragmentierung
Beispiel: Speicherverwaltung mit variabler Blockgröße
Frage 3
4 Punkte
Frage 4
2 Punkte
Frage 5
4 Punkte
Geben Sie die Breite von Offset, Seitennummer und Rahmennummer in Bit an.
Offset:
Seitennummer:
12bit
20bit
Rahmennummer: 20bit
Wie viel Speicherplatz benötigt eine vollständige Seitentabelle?
2 20·32bit = 2 20·2 2 byte = 4MByte
Nennen Sie einen Vorteil und einen Nachteil der mehrstufigen tabellenbasierten
Adressumsetzung. Begründen Sie diese jeweils stichwortartig.
Vorteil: geringerer Speicherbedarf für Seitentabelle
unvollständiger Baum belegt trotz Zwischenebenen wesentlich weniger
Speicherplatz als vollständige Seitentabelle
Nachteil: höhere Zugriffszeit
ein Tabellenzugriff erfordert mehrere Speicherzugriffe
Frage 6 a) Wie groß ist die Tabelle der ersten Stufe und eine Teiltabelle der zweiten
5 Punkte Stufe jeweils?
Seitentabelle der ersten Stufe:
Teiltabelle der zweiten Stufe:
2 10·32bit = 4KByte
2 10·32bit = 4KByte
Hinweis: Da es sich hier um ein 32-Bit-System handelt, wird die Breite des
Eintrags einer Seitentabelle der ersten Stufen mit 32bit angenommen. Mindestens
werden 22 bit für die Adressierung einer Tabelle der zweiten Stufe
und 1 Valid-Bit benötigt.
b) Welchen Vorteil hat diese Teiltabellengröße?
Eine Tabelle füllt exakt einen Rahmen.
Aufgabe 4 Seite 14

Frage 7 a) Geben Sie die Seitennummern der belegten virtuellen Seiten an.
18 Punkte
$00002, $00003, $00004
$F07FE, $F07FF, $F0800, $F0801
b) Geben Sie jeweils die zugehörigen physikalischen Rahmennummern an.
$55551, $55552, $55553
$ABCD2, $ABCD3, $ABCD4, $ABCD5
c) Skizzieren Sie die zweistufige Seitentabelle (vgl. Skript Kapitel 6.3
Blatt 12, unten) für den vorliegenden Fall. Geben Sie dabei den Inhalt aller
verwendeten Einträge an.
Valid-Bit
Tabellen Ebene 2
Tabellen Ebene 1
$001
$000
1
1
$ABCD5
$ABCD4
Valid-Bit
$3C2
$3C1
1
1
$3FF
$3FE
1
1
$ABCD3
$ABCD2
$000
1
$004
$003
$002
1
1
1
$55553
$55552
$55551
Frage 8 a) Wie viel Speicherplatz belegt die zweistufige Seitentabelle (d.h. inklusive
6 Punkte aller Teiltabellen) im schlimmsten Fall?
(1 + 2 10 )·4KByte = 4,004MByte
b) Wann tritt dieser schlimmste Fall ein?
Dieser schlimmste Fall tritt ein, wenn alle Teiltabellen der 2. Stufe angelegt
werden müssen. Dazu muss ein Programm pro Teiltabelle der 2. Stufe auf
mindestens ein Wort in einer Seite zugreifen.
(Das entspricht mindestens 2 10 Speicherzugriffen, da 2 10 Teiltabellen der
2. Stufe existieren.)
Aufgabe 4 Seite 15

Frage 9
3 Punkte
Frage 10
4 Punkte
Warum kann dieser Cache deutlich kleiner ausgelegt werden als ein Daten- bzw.
Befehlscache?
Jeder Eintrag deckt den Adressbereich einer ganzen Seite ab.
Programme greifen in einem betrachteten Zeitintervall nur auf eine kleine Untermenge
der virtuellen Seiten zu (örtliche und zeitliche Lokalität).
Welchen wesentlichen Vorteil hat ein Physically Addressed Cache gegenüber
einem Virtually Addressed Cache?
Ein Virtually Addressed Cache muss bei einem Wechsel des virtuellen Adressraums
(Kontext-Switch) vollständig gelöscht werden. Beim Physically Adressed
Cache ist das nicht notwendig.
Frage 11
8 Punkte
a) Nennen Sie die Voraussetzung hierfür und geben Sie ein Beispiel an.
Zur Adressierung des Caches werden nur Index und Offset benötigt. Sind
beide im Seitenoffset der virtuellen Adresse enthalten, so kann sofort auf
den Cache zugegriffen werden. Hierzu muss folgende Bedingung erfüllt
sein:
Breite Seiten-/Rahmenoffset ≥ Breite Cache-Index + Breite Cache-Line-
Offset
Beispiel:
31bit
12bit
virtuelle Adresse Seitennummer Seitenoffset
physikalische Adresse
20bit
Rahmennummer
12bit
Rahmenoffset
physikalische Adresse
21bit
Tag
8bit
Index
3bit
CLO
b) Welche Abhängigkeit ergibt sich daraus für die Dimensionierung eines
Direct-Mapped Daten- bzw. Befehlscache?
Ein Direct-Mapped Cache kann nicht größer ausgelegt werden als die
Seiten-/Rahmengröße.
Aufgabe 4 Seite 16