Musterlösung - Institut für Kommunikationsnetze und ...
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Frage 4 Skizzieren Sie die Schaltung, um die der Lese-Ausgang des Cache aus Frage 3<br />
6 Punkte ergänzt werden muss. Verwenden Sie hier<strong>für</strong> Multiplexer <strong>und</strong> Verdrahtungsschemata<br />
jeweils unter Angabe der angeschlossenen Bits, z.B.<br />
15..0 15..8<br />
7..0<br />
<strong>und</strong><br />
15..8 15..0<br />
7..0<br />
Minimale Schaltung:<br />
WORD<br />
$00<br />
0<br />
15..0<br />
15..8<br />
1<br />
15..8<br />
15..0<br />
7..0<br />
0<br />
7..0<br />
1<br />
≥1<br />
Offset(0)<br />
WORD<br />
Alternative Schaltung:<br />
15..0<br />
15..8<br />
7..0<br />
Offset(0)<br />
0 $00<br />
1<br />
15..8<br />
7..0<br />
15..0<br />
WORD<br />
0 15..0<br />
1<br />
Frage 5<br />
4 Punkte<br />
Warum wird bei einem Cache mit "pipelined write" Forwarding benötigt?<br />
Daten, deren Schreibvorgang im Takt n beginnt, werden erst am Ende des Taktintervalls<br />
n+1 in den Nutzdaten-Speicher des Cache geschrieben.<br />
Um im Takt n+1 diese Daten bereits auslesen zu können, müssen diese durch<br />
Forwarding aus dem Pipeline-Register in die erste Stufe geleitet werden.<br />
Aufgabe 3 Seite 10
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