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Ein zweiter Ansatz zur Lösung des Problems ist, das Signal full durch ein Signal almost_full zu ersetzen. Dieses Signal soll nicht nur bei vollem FIFO aktiv werden, sondern auch dann, wenn das FIFO nur noch einen freien Eintrag enthält. Frage 5 a) Zeichnen Sie auch für diesen Fall ein Signal-Zeit-Diagramm entsprechend Frage 3a). In diesem Diagramm soll das Signal full durch das Signal almost_full ersetzt werden. b) Zeigt Ihre Simulation "von Hand" nun das gewünschte Verhalten? Begründen Sie Ihre Antwort! c) Ergänzen Sie den Prozess syncfifo_process in Bild 2 so, dass eine Variable fill_level geeigneten Typs stets den aktuellen Füllstand des FIFOs anzeigt. Leiten Sie aus dieser Variablen das Signal almost_full ab. Gehen Sie davon aus, dass das Signal almost_full als Port von SyncFIFO deklariert ist. Es genügt, die neu hinzukommenden Code-Teile anzugeben (einschließlich Variablendeklaration) mit einem kurzen Hinweis, an welcher Stelle im ursprünglichen Prozess der Code jeweils einzufügen ist. d) Ergänzen Sie den Prozess syncfifo_process entsprechend um die Erzeugung eines Signals almost_empty, das aktiv wird, wenn das FIFO leer ist oder nur noch einen gültigen Eintrag enthält. Leiten Sie auch almost_empty aus der Variablen fill_level ab. Gehen Sie davon aus, dass das Signal almost_empty als Port von SyncFIFO deklariert ist. Frage 6 a) Geben Sie analog zum Prozess source_process in Bild 3 einen Prozess sink_process an, der in der Komponente Sink (vgl. Bild 1) realisiert werden soll. Der Prozess soll mit der steigenden Flanke des Taktes rclk immer dann einen Eintrag aus dem FIFO entfernen, wenn almost_empty inaktiv ist. Die gelesenen Daten dürfen ignoriert werden. b) Könnte der Prozess sink_process anstelle des Signals almost_empty das Signal empty auswerten? Begründen Sie Ihre Antwort. Abschließend sollen Teile einer synthetisierbaren Implementierung der Komponente SyncFIFO betrachtet werden. Frage 7 Aus welchem Grund bzw. aus welchen Gründen ist der Prozess syncfifo_process in Bild 2 nicht synthetisierbar? Frage 8 a) Welche Probleme muss man in einem synthetisierbaren Modell des FIFOs lösen, wenn der Schreibindex windex synchron zum Takt wclk und der Leseindex rindex synchron zum Takt rclk modifiziert wird? Es genügt die Beschreibung der Probleme, eine Lösung ist nicht verlangt. b) Welche Probleme muss man in einem synthetisierbaren Modell des FIFOs lösen, wenn beide Indizes (d.h. Schreibindex windex und Leseindex rindex) synchron zum gleichen Takt modifiziert werden (wahlweise wclk oder rclk)? Es genügt wieder die Beschreibung der Probleme, eine Lösung ist nicht verlangt. Aufgabe 1 Seite 4
Es soll nun eine Lösung betrachtet werden für den Fall, dass die Frequenz f r des Lesetaktes rclk mindestens ca. 2,5 mal so hoch ist wie die Frequenz f w des Schreibtaktes wclk, d.h. es gelte f r > 2.5 f w . Weiterhin sollen windex und rindex entsprechend Frage 8b) synchron zum selben Takt modifiziert werden. Frage 9 a) Sollten windex und rindex synchron zu wclk oder zu rclk modifiziert werden? Begründen Sie Ihre Antwort. b) Warum ermöglicht die Randbedingung f r > 2.5 f w eine einfache Lösung? Eine Komponente write_detector soll die Signale wclk und wena auswerten und daraus ein zum Takt rclk synchrones Signal wena_r erzeugen, das im Falle eines Schreibvorgangs genau eine Periodendauer des Taktes rclk lang aktiv ist. Somit kann wena_r in weiteren, hier nicht näher betrachteten Schaltungsteilen verwendet werden, um den Schreibindex windex synchron zu rclk zu modifizieren. Frage 10 a) Beschreiben Sie stichwortartig, wie man die Komponente write_detector realisieren könnte. VHDL-Code ist nicht verlangt. b) Warum muss bei der Implementierung der Komponente das Problem Metastabilität berücksichtigt werden? c) Welches Problem entsteht durch die Verzögerung, die durch die Synchronisation verursacht wird? d) Wie kann man dieses Problem prinzipiell lösen? Aufgabe 1 Seite 5
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Seite 3: Um das Verhalten des Synchronisatio
Seite 7 und 8: Bild 3 zeigt, dass der Write Buffer
Seite 9: Frage 5 a) Warum ist die Variable e

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