VHDL 프로그래밍

영상 파일의 입출력
• 클럭 신호 생성부의 VHDL 구현
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity clk_rst_gen is
port ( reset_disp_n : out std_logic;
dispclk : out std_logic);
end;
architecture clk_rst_gen of clk_rst_gen is
constant HALF_PERIOD_25M : time := 20 ns ;
begin
reset_disp_n