DATA SHEET

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品 種 名
パッケージコード
MN87401
HQFN032-A-0505
発 行 年 月 : 2013 年 6 月
Ver. AJM
1

製 品 仕 様 書
MN87401-EB
全 ページ ページ
206 3
目 次
1 概 要 ................................................................................................................................................. 14
2 略 語 ................................................................................................................................................. 15
3 参 考 システム 図 とチップブロック 図 ..................................................................................................... 16
4 端 子 説 明 .......................................................................................................................................... 18
4.1 端 子 レイアウト ............................................................................................................................. 18
4.2 端 子 機 能 説 明 .............................................................................................................................. 19
4.2.1 動 作 モード 設 定 用 端 子 ......................................................................................................... 20
4.2.2 ホストインターフェイス 用 端 子 ................................................................................................ 20
4.2.3 GPIO 端 子 ........................................................................................................................... 21
4.2.4 XTAL 端 子 ........................................................................................................................... 22
4.2.5 RF 端 子 ................................................................................................................................ 23
4.2.6 電 源 ..................................................................................................................................... 23
5 電 気 的 特 性 ...................................................................................................................................... 24
5.1 スリープ・アイドル 消 費 電 流 .......................................................................................................... 24
5.2 送 受 信 電 流 ................................................................................................................................. 25
5.3 起 動 時 間 ..................................................................................................................................... 25
5.4 XTAL、シンセサイザ ................................................................................................................... 25
5.5 受 信 特 性 ..................................................................................................................................... 26
5.6 送 信 特 性 ..................................................................................................................................... 29
5.7 アクセサリ 特 性 ............................................................................................................................ 31
5.8 SPIインターフェースACタイミング................................................................................................. 31
6 SPIインターフェイス .......................................................................................................................... 33
6.1 概 要 ............................................................................................................................................ 33
6.2 コマンドフォーマット ...................................................................................................................... 33
6.3 信 号 動 作 ..................................................................................................................................... 33
7 割 り 込 み........................................................................................................................................... 36
8 動 作 モード........................................................................................................................................ 37
8.1 動 作 モード 遷 移 図 ........................................................................................................................ 37
8.2 各 動 作 モードの 説 明 .................................................................................................................... 37
8.2.1 DEEP SLEEPモード........................................................................................................... 37
8.2.2 RESETモード ...................................................................................................................... 37
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8.2.3 SLEEPモード ...................................................................................................................... 38
8.2.4 IDLEモード ......................................................................................................................... 38
8.2.5 RXWAITモード.................................................................................................................... 38
8.2.6 TRXモード........................................................................................................................... 39
9 送 信 、 受 信 の 動 作 モード ................................................................................................................... 41
9.1 各 ステートでの 動 作 説 明 .............................................................................................................. 42
9.1.1 RXWAITステート................................................................................................................. 42
9.1.2 SENSEステート................................................................................................................... 42
9.1.3 TRXステート........................................................................................................................ 42
9.1.4 RSSIステート....................................................................................................................... 42
9.1.5 BKOFF_REQステート......................................................................................................... 42
9.1.6 BKOFFステート .................................................................................................................. 42
9.1.7 T_RXtoTXステート .............................................................................................................. 43
9.1.8 TXステート........................................................................................................................... 43
9.1.9 T_TXtoRXステート .............................................................................................................. 43
9.1.10 WAITACKステート .............................................................................................................. 43
9.1.11 TXDONEステート ............................................................................................................... 43
9.1.12 TXFAILステート.................................................................................................................. 44
9.1.13 RXステート .......................................................................................................................... 44
9.1.14 R_RXtoTXステート.............................................................................................................. 44
9.1.15 TXACKステート................................................................................................................... 44
9.1.16 R_TXtoRXステート.............................................................................................................. 44
9.1.17 RXDONEステート ............................................................................................................... 44
9.1.18 RXFAILステート.................................................................................................................. 45
9.1.19 TESTTXステート................................................................................................................. 45
10 機 能 説 明 ...................................................................................................................................... 46
10.1 対 応 可 能 フレームフォーマット................................................................................................... 46
10.2 プリアンブル............................................................................................................................. 46
10.3 同 期 ........................................................................................................................................ 46
10.3.1 SFD 同 期 モード(SFD sync mode) ....................................................................................... 46
10.3.2 ビット 同 期 モード(bit sync mod)............................................................................................ 47
10.4 PHR ........................................................................................................................................... 47
10.5 MHR .......................................................................................................................................... 49
10.5.1 FC 部 ................................................................................................................................... 50
10.5.2 SQN 部 ................................................................................................................................ 51
10.5.3 ADDRESS 部 ...................................................................................................................... 52
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10.6 CRC............................................................................................................................................ 54
10.7 フレーム 受 信 時 の 割 り 込 み....................................................................................................... 55
11 ハードウェアアクセラレータ ............................................................................................................ 57
11.1 MHRフィルタ............................................................................................................................... 57
11.2 ACK 自 動 送 信 ............................................................................................................................. 58
11.3 ACK 待 ち 受 けと 再 送 機 能 ............................................................................................................ 59
12 BEACON 同 期 機 能 ...................................................................................................................... 59
13 BEACON LOST 検 出 機 能 ........................................................................................................... 59
14 RSSI 機 能 ..................................................................................................................................... 59
14.1 プリアンブル 検 出 時 RSSI ......................................................................................................... 60
14.2 RSSI 計 測 要 求 時 RSSI ................................................................................................................ 60
15 SENSE 機 能 ................................................................................................................................. 62
16 CSMA 機 能 .................................................................................................................................. 62
17 タイマ 機 能 .................................................................................................................................... 64
17.1 BEACON 周 期 タイマ...................................................................................................................... 64
17.2 SUPER FRAME 周 期 タイマ ............................................................................................................ 64
17.3 BACKOFFタイマ ........................................................................................................................ 65
17.4 CAP 期 間 計 測 タイマ .................................................................................................................... 65
17.5 GTSタイマ................................................................................................................................... 65
17.6 IFSタイマ .................................................................................................................................... 65
17.7 ACKタイマ .................................................................................................................................. 65
17.8 MISCタイマ................................................................................................................................. 66
18 クロック 生 成 機 能 .......................................................................................................................... 67
18.1 MACブロッククロック ................................................................................................................... 67
18.2 PHYブロッククロック(TX) ........................................................................................................... 68
18.3 PHYブロッククロック(RX) ........................................................................................................... 68
19 PHY 機 能 ..................................................................................................................................... 69
19.1 概 要 ........................................................................................................................................ 69
19.2 サポート 変 調 モード .................................................................................................................. 69
19.3 データホワイトニングとエンコーディング .................................................................................... 70
19.4 プリアンブル 同 期 ..................................................................................................................... 71
19.5 PHRによるフレーム 長 検 出 .......................................................................................................... 71
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19.6 AFC............................................................................................................................................ 71
19.7 AGC ........................................................................................................................................... 71
19.8 アンテナダイバシティ................................................................................................................ 72
20 送 信 用 フィルタ .............................................................................................................................. 73
21 フレームバッファ............................................................................................................................ 76
21.1 メモリマップ.............................................................................................................................. 76
21.2 送 信 フレームバッファのデータフォーマット ................................................................................ 78
21.3 受 信 フレームバッファのデータフォーマット ................................................................................ 79
22 パケットモードとフラグメントモード .................................................................................................. 80
22.1 パケットモード .......................................................................................................................... 80
22.1.1 パケットモード 送 信 ............................................................................................................... 80
22.1.2 パケットモード 受 信 ............................................................................................................... 80
22.2 フラグメントモード ..................................................................................................................... 81
22.2.1 フラグメントモード 送 信 .......................................................................................................... 81
22.2.2 フラグメントモード 受 信 .......................................................................................................... 82
23 RFパラメータのデータフォーマット.................................................................................................. 85
23.1 RF 設 定 用 パラメータバッファ 領 域 の 設 定 ...................................................................................... 85
23.2 RFパラメータ 格 納 フォーマット ...................................................................................................... 85
23.2.1 コマンドフォーマット .............................................................................................................. 85
23.3 RFパラメータコマンド 一 覧 ( 例 )..................................................................................................... 87
24 バッテリモニタ ............................................................................................................................... 89
25 温 度 センサ ................................................................................................................................... 90
26 XTAL........................................................................................................................................... 91
27 PLLシンセサイザ ......................................................................................................................... 92
27.1 中 心 周 波 数 設 定 例 ................................................................................................................... 93
28 アンテナ 制 御 ................................................................................................................................ 94
29 テスト 信 号 生 成 機 能 ...................................................................................................................... 95
30 アドレスマップ ............................................................................................................................... 96
30.1 レジスタマップ .......................................................................................................................... 96
30.2 レジスタ 詳 細 .......................................................................................................................... 103
30.2.1 OPE_MODEレジスタ ........................................................................................................ 103
30.2.2 INTMSKレジスタ .............................................................................................................. 107
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30.2.3 INTCLRレジスタ ............................................................................................................... 109
30.2.4 INTEVENTレジスタ ......................................................................................................... 110
30.2.5 TXFRMCTRレジスタ ........................................................................................................ 114
30.2.6 RXFRMCTRレジスタ ........................................................................................................ 118
30.2.7 STATUS レジスタ ............................................................................................................. 121
30.2.8 BKOFF_CTR レジスタ ..................................................................................................... 122
30.2.9 IFS レジスタ ..................................................................................................................... 124
30.2.10 RXLIM レジスタ ........................................................................................................... 125
30.2.11 SLOT_CTR レジスタ .................................................................................................... 126
30.2.12 TXCLK1 レジスタ ......................................................................................................... 128
30.2.13 TXCLK2 レジスタ ......................................................................................................... 130
30.2.14 SLOTINT レジスタ ....................................................................................................... 131
30.2.15 FIELD_CTR レジスタ................................................................................................... 133
30.2.16 FRM_INF レジスタ....................................................................................................... 136
30.2.17 PKT_FIL レジスタ ........................................................................................................ 138
30.2.18 TIM_MISC レジスタ..................................................................................................... 141
30.2.19 ACC_CNT レジスタ ...................................................................................................... 142
30.2.20 CARRIER_SENSEレジスタ.......................................................................................... 143
30.2.21 MY_PANIDレジスタ...................................................................................................... 145
30.2.22 MYADDR レジスタ ....................................................................................................... 146
30.2.23 MYADDR_S レジスタ ................................................................................................... 147
30.2.24 RF_PARAM_ADDR レジスタ....................................................................................... 148
30.2.25 STAT_CTRL レジスタ................................................................................................... 150
30.2.26 STAT_TXFRM レジスタ ............................................................................................... 151
30.2.27 STAT_RXFRM レジスタ ............................................................................................... 152
30.2.28 STAT_RXACK レジスタ ............................................................................................... 153
30.2.29 STAT_TXACK レジスタ................................................................................................ 154
30.2.30 STAT_TXFAIL レジスタ ............................................................................................... 155
30.2.31 STAT_RXFAIL レジスタ............................................................................................... 156
30.2.32 STAT_PHY_DETSYNC レジスタ................................................................................. 157
30.2.33 STAT_PHY_DETSFD レジスタ.................................................................................... 158
30.2.34 PHY_OP レジスタ......................................................................................................... 159
30.2.35 RXIQ レジスタ .............................................................................................................. 161
30.2.36 PHASE_ADJ1 レジスタ................................................................................................ 162
30.2.37 PHASE_ADJ2 レジスタ................................................................................................ 163
30.2.38 PHRCTR レジスタ ........................................................................................................ 164
30.2.39 SFD レジスタ ................................................................................................................ 165
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30.2.40 SFDTIMEOUT レジスタ .............................................................................................. 166
30.2.41 SYNC_CTR レジスタ .................................................................................................... 167
30.2.42 AGC_CTR レジスタ ...................................................................................................... 169
30.2.43 CCA_CTR レジスタ....................................................................................................... 171
30.2.44 FAFC_OPE1 レジスタ .................................................................................................. 173
30.2.45 FAFC_OPE2 レジスタ .................................................................................................. 174
30.2.46 GFSK_COEF01 レジスタ ............................................................................................. 175
30.2.47 GFSK_COEF23 レジスタ ............................................................................................. 176
30.2.48 GFSK_COEF45 レジスタ ............................................................................................. 177
30.2.49 CHFIL_COEF0-6 レジスタ .......................................................................................... 178
30.2.50 ADC_STABLE レジスタ ............................................................................................... 180
30.2.51 ADC_OFFSET レジスタ ............................................................................................... 181
30.2.52 AFC_COARSE_LOAD レジスタ .................................................................................. 182
30.2.53 AFC_FINE_LOAD レジスタ ........................................................................................ 183
30.2.54 AGC_FILTER0-3 レジスタ ........................................................................................... 184
30.2.55 CLKRCV レジスタ........................................................................................................ 185
30.2.56 SFDTIM_CLKDIV レジスタ........................................................................................ 186
30.2.57 TEST レジスタ .............................................................................................................. 187
30.2.58 DIVER レジスタ............................................................................................................ 189
30.2.59 PERI_CNT1 レジスタ................................................................................................... 191
30.2.60 PERI_CNT2 レジスタ................................................................................................... 193
30.2.61 PERI_CNT3 レジスタ................................................................................................... 194
30.2.62 PERI_CNT4 レジスタ................................................................................................... 195
30.2.63 LBD_TEMP_CTRレジスタ............................................................................................ 196
30.2.64 TX 出 力 パワー 設 定 レジスタ............................................................................................ 197
30.2.65 IREG_CTRレジスタ....................................................................................................... 198
30.2.66 RX_CAL_ENレジスタ.................................................................................................... 199
30.2.67 RX_TUNEレジスタ........................................................................................................ 200
30.2.68 AD_CTRレジスタ........................................................................................................... 201
30.2.69 XO 制 御 レジスタ ............................................................................................................. 202
30.2.70 SYNTH1 レジスタ......................................................................................................... 203
30.2.71 SYNTH2 レジスタ......................................................................................................... 204
30.2.72 TX_TUNEレジスタ........................................................................................................ 205
31 リファレンスデザイン.................................................................................................................... 206
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図 目 次
図 3-1 参 考 システム 図 ............................................................................................................................... 16
図 3-2 ブロック 図 ....................................................................................................................................... 17
図 4-1 端 子 配 置 図 (TOP VIEW) .............................................................................................................. 18
図 5-1 SPIインターフェースタイミング......................................................................................................... 32
図 6-1 コマンドフォーマット......................................................................................................................... 33
図 6-2 レジスタへの 書 き 込 みシーケンス .................................................................................................... 34
図 6-3 レジスタからの 読 み 出 しシーケンス.................................................................................................. 34
図 6-4 メモリへの 書 き 込 みシーケンス ........................................................................................................ 34
図 6-5 メモリからの 読 み 出 しシーケンス...................................................................................................... 35
図 7-1 割 り 込 み 生 成 論 理 .......................................................................................................................... 36
図 8-1 動 作 モード 遷 移 ............................................................................................................................. 37
図 8-2 電 源 ONからのシーケンス............................................................................................................. 39
図 8-3 XTALとシンセサイザ 起 動 シーケンス .............................................................................................. 40
図 9-1 送 受 信 状 態 遷 移 図 ......................................................................................................................... 41
図 10-1 フレームフォーマット...................................................................................................................... 46
図 10-2 SFDデータの 送 信 順 番 ................................................................................................................. 47
図 10-3 LSBFIRST 時 のビット 同 期 モードでのデータの 構 成 ........................................................................ 47
図 10-4 ビット 同 期 モードとSFD 同 期 モードの 8 ビット 化 動 作 の 違 い............................................................ 47
図 10-5 PHR 長 1 オクテット 時 のPHRフォーマット...................................................................................... 48
図 10-6 PHR 長 2 オクテット 時 のPHRフォーマット...................................................................................... 48
図 10-7 PHR 長 による 有 効 データの 位 置 と 送 受 信 順 番 .............................................................................. 49
図 10-8 MACフレームとMHR................................................................................................................... 49
図 10-9 FC 部 の 構 成 ................................................................................................................................. 50
図 10-10 ADDRESS 部 の 構 成 .................................................................................................................. 50
図 10-11 パケットモード 時 のフレーム 受 信 ( 正 常 受 信 時 アンテナダイバOFF)............................................ 55
図 10-12 パケットモード 時 のフレーム 受 信 ( 正 常 受 信 時 アンテナダイバON) ............................................. 55
図 10-13 フラグメントモード 時 のフレーム 受 信 ( 正 常 受 信 時 アンテナダイバOFF)........................................ 55
図 10-14 フラグメントモード 時 のフレーム 受 信 ( 正 常 受 信 時 アンテナダイバON).......................................... 55
図 10-15 強 制 終 了 時 のフレーム 受 信 ........................................................................................................ 56
図 10-16 CRCエラー 時 のフレーム 受 信 ..................................................................................................... 56
図 10-17 MHRエラー 時 のフレーム 受 信 (PKT_FILレジスタのFAILTIM(BIT[9])=1 ................................... 56
図 10-18 MHRエラー 時 のフレーム 受 信 ( 図 10-17 以 外 の 場 合 ) ................................................................. 56
図 11-1 ACKフレーム 生 成 方 法 ................................................................................................................. 58
図 16-1 BACKOFFシーケンス.................................................................................................................. 64
図 18-1 クロック 生 成 部 ブロック .................................................................................................................. 67
図 19-1 ホワイトニングとマンチェスタエンコード 範 囲 ................................................................................... 71
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図 20-1 送 信 用 フィルタブロック(PHY_OPレジスタのGFSKENフィールド(BIT[7])=1 時 )............................ 73
図 20-2 送 信 用 フィルタ 形 状 ....................................................................................................................... 73
図 20-3 送 信 用 フィルタブロック(PHY_OPレジスタのGFSKENフィールド(BIT[7])=0 時 )............................ 74
図 21-1 フレームバッファ 格 納 データ........................................................................................................... 77
図 21-2 INFOフィールドフォーマット .......................................................................................................... 78
図 21-3 MHRが 存 在 する 場 合 のTXフレームバッファへの 格 納 フォーマット................................................. 78
図 21-4 MHRが 存 在 しない 場 合 のTXフレームバッファへの 格 納 フォーマット .............................................. 79
図 21-5 PHRが 付 加 されている 場 合 のRXフレームバッファへの 格 納 フォーマット ........................................ 79
図 22-1 パケットモードの 送 信 シーケンス.................................................................................................... 80
図 22-2 パケットモードの 受 信 シーケンス.................................................................................................... 81
図 22-3 TXFIFO 構 造 ............................................................................................................................... 82
図 22-4 TX 時 のフレームバッファからのデータ 読 み 出 しタイミング............................................................... 82
図 22-5 フラグメントモード(バイト 数 計 測 モード)の 送 信 シーケンス............................................................... 84
図 22-6 フラグメントモード(バイト 数 計 測 モード)の 受 信 シーケンス............................................................... 84
図 26-1 XTAL、TCXO 接 続 図 ................................................................................................................... 91
図 27-1 PLLシンセサイザブロック 概 略 図 .................................................................................................. 92
図 28-1 アンテナ 制 御 方 法 ......................................................................................................................... 94
図 31-1 参 考 回 路 図 (920MHZ)................................................................................................................. 206
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表 目 次
表 4-1 GPIO MUX .................................................................................................................................. 21
表 7-1 割 り 込 み 種 類 .................................................................................................................................. 36
表 8-1 動 作 モード 一 覧 ............................................................................................................................... 39
表 10-1 PHRに 含 まれるデータ.................................................................................................................. 47
表 10-2 ADDRESS 部 設 定 一 覧 ................................................................................................................ 52
表 10-3 フレーム 受 信 時 IRQ 信 号 発 生 タイミング ........................................................................................ 55
表 14-1 RSSI 計 測 時 間 ............................................................................................................................. 61
表 15-1 SENSE 用 RSSI 計 測 時 間 ............................................................................................................. 62
表 18-1 送 信 レートごとのTXCLK1,2 レジスタの 設 定 値 ............................................................................. 68
表 19-1 変 調 モード 設 定 ............................................................................................................................. 69
表 19-2 FSKのレートとMODULATION INDEXの 関 係 ................................................................................. 69
表 19-3 WHITENING 動 作 .......................................................................................................................... 70
表 19-4 アンテナダイバシティモード 設 定 .................................................................................................... 72
表 19-5 送 信 アンテナ 設 定 ......................................................................................................................... 72
表 20-1 設 定 値 とMUL 値 の 関 係 ................................................................................................................ 74
表 20-2 FILTERED-FSK 時 のフィルタ 係 数 の 設 定 例 ................................................................................... 75
表 20-3 FSK 時 のフィルタ 係 数 の 設 定 例 .................................................................................................... 75
表 21-1 フレームバッファマップ、バッファ 名 定 義 ......................................................................................... 76
表 23-1 RFパラメータ 格 納 ポインタ ............................................................................................................ 85
表 23-2 RFパラメータ 格 納 フォーマット ....................................................................................................... 85
表 23-3 コマンドタイプ 1 のRFパラメータコマンドフォーマット ...................................................................... 86
表 23-4 コマンドタイプ 1 の 制 御 内 容 .......................................................................................................... 86
表 23-5 コマンドタイプ 1 の 制 御 内 容 .......................................................................................................... 86
表 23-6 コマンドタイプ 2 のRFパラメータコマンドフォーマット ...................................................................... 87
表 23-7 RF_TXSTART_PARAの 設 定 内 容 ............................................................................................... 87
表 23-8 RF_TXEND_PARAの 設 定 内 容 .................................................................................................. 87
表 23-9 RF_RXSTART_PARAの 設 定 内 容 .............................................................................................. 88
表 23-10 RF_RXEND_PARAの 設 定 内 容 ................................................................................................ 88
表 23-11 RF_RXEN_OFF_PARAの 設 定 内 容 .......................................................................................... 88
表 27-1 PLL 各 BAND 設 定 内 容 .................................................................................................................. 92
表 29-1 テスト 送 信 モード ........................................................................................................................... 95
表 30-1 レジスタマップ............................................................................................................................... 96
表 30-2 OPE_MODEレジスタ................................................................................................................. 103
表 30-3 INTMSKレジスタ....................................................................................................................... 107
表 30-4 INTCLRレジスタ........................................................................................................................ 109
表 30-5 INTEVENTレジスタ.................................................................................................................. 110
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206 12
表 30-6 TXFRMCTRレジスタ................................................................................................................. 114
表 30-7 RXFRMCTRレジスタ................................................................................................................. 118
表 30-8 STATUSレジスタ ....................................................................................................................... 121
表 30-9 BKOFF_CTRレジスタ................................................................................................................ 122
表 30-10 IFSレジスタ.............................................................................................................................. 124
表 30-11 RXLIMレジスタ........................................................................................................................ 125
表 30-12 SLOT_CTR ............................................................................................................................. 126
表 30-13 TXCLK1 レジスタ .................................................................................................................... 128
表 30-14 TXCLK2 レジスタ .................................................................................................................... 130
表 30-15 SLOTINTレジスタ ................................................................................................................... 131
表 30-16 FIELD_CTRレジスタ............................................................................................................... 133
表 30-17 FRM _INFレジスタ .................................................................................................................. 136
表 30-18 PKT_FILレジスタ .................................................................................................................... 138
表 30-19 TIM_MISCレジスタ ................................................................................................................. 141
表 30-20 ACC_CNTレジスタ .................................................................................................................. 142
表 30-21 CARRIER_SENSEレジスタ .................................................................................................... 143
表 30-22 MY_PANIDレジスタ ................................................................................................................ 145
表 30-23 MYADDRレジスタ.................................................................................................................... 146
表 30-24 MYADDR_Sレジスタ ............................................................................................................... 147
表 30-25 RF_PARAM_ADDRレジスタ ................................................................................................... 148
表 30-26 STAT_CTRLレジスタ............................................................................................................... 150
表 30-27 STAT_TXFRMレジスタ ........................................................................................................... 151
表 30-28 STAT_RXFRMレジスタ ........................................................................................................... 152
表 30-29 STAT_RXACKレジスタ............................................................................................................ 153
表 30-30 STAT_TXACKレジスタ............................................................................................................ 154
表 30-31 STAT_TXFAILレジスタ ........................................................................................................... 155
表 30-32 STAT_RXFAILレジスタ ........................................................................................................... 156
表 30-33 STAT_PHY_DETSYNCレジスタ............................................................................................. 157
表 30-34 STAT_DETSFDレジスタ.......................................................................................................... 158
表 30-35 PHY_OPレジスタ ..................................................................................................................... 159
表 30-36 RXIQレジスタ........................................................................................................................... 161
表 30-37 PHASE_ADJ1 レジスタ........................................................................................................... 162
表 30-38 PHASE_ADJ2 レジスタ........................................................................................................... 163
表 30-39 PHRCTRレジスタ .................................................................................................................... 164
表 30-40 SFDレジスタ............................................................................................................................. 165
表 30-41 SFDTIMEOUTレジスタ .......................................................................................................... 166
表 30-42 SYNC_CTRレジスタ ................................................................................................................ 167
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表 30-43 AGC_CTRレジスタ................................................................................................................... 169
表 30-44 CCA_CTRレジスタ................................................................................................................... 171
表 30-45 FAFC_OPE1 レジスタ.............................................................................................................. 173
表 30-46 FAFC_OPE2 レジスタ.............................................................................................................. 174
表 30-47 GFSK_COEF01 レジスタ ........................................................................................................ 175
表 30-48 GFSK_COEF23 レジスタ ........................................................................................................ 176
表 30-49 GFSK_COEF45 レジスタ ........................................................................................................ 177
表 30-50 CHFIL_COEF0-6 レジスタ...................................................................................................... 178
表 30-51 ADC_STABLEレジスタ ........................................................................................................... 180
表 30-52 ADC_OFFSETレジスタ ........................................................................................................... 181
表 30-53 AFC_COARSE_LOADレジスタ............................................................................................... 182
表 30-54 AFC_FINE_LOADレジスタ..................................................................................................... 183
表 30-55 AGC_FILTER0-3 レジスタ ...................................................................................................... 184
表 30-56 CLKRCVレジスタ .................................................................................................................... 185
表 30-57 SFDTIM_CLKDIVレジスタ ................................................................................................... 186
表 30-58 TESTレジスタ .......................................................................................................................... 187
表 30-59 DIVERレジスタ........................................................................................................................ 189
表 30-60 PERI_CNT1 レジスタ .............................................................................................................. 191
表 30-61 PERI_CNT2 レジスタ .............................................................................................................. 193
表 30-62 PERI_CNT3 レジスタ .............................................................................................................. 194
表 30-63 PERI_CNT4 レジスタ .............................................................................................................. 195
表 30-64 LBD_TEMP_CTRレジスタ..................................................................................................... 196
表 30-65 TX_SETレジスタ...................................................................................................................... 197
表 30-66 IREG_CTRレジスタ................................................................................................................ 198
表 30-67 RX_CAL_ENレジスタ............................................................................................................. 199
表 30-68 RX_TUNEレジスタ................................................................................................................. 200
表 30-69 AD_CTRレジスタ.................................................................................................................... 201
表 30-70 XO_CTRレジスタ ..................................................................................................................... 202
表 30-71 SYNTH1 レジスタ.................................................................................................................... 203
表 30-72 SYNTH2 レジスタ.................................................................................................................... 204
表 30-73 TX_TUNEレジスタ................................................................................................................. 205
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1 概 要
変 復 調 機 能
169 / 420 - 510 / 863 - 930 MHz
対 応 変 復 調 方 式 : Filtered FSK /FSK 4.8-200kbps
受 信 感 度
-122dBm @ Filtered FSK 4.8kbps 400MHz バンド
-105dBm @ Filtered FSK 100kbps 900MHzバンド
送 信 出 力 制 御
+15 ~ -6dBm (0.2dB step)
消 費 電 流
24 mA @ 送 信 時 (+13dBm / 400MHz band)
12.6 mA @ 受 信 時 (400MHz band)
MAC アクセラレータ 搭 載 (レジスタ 設 定 により 機 能 停 止 可 能 )
ACK 自 動 送 信
再 送 制 御 (ACK フレームが 受 信 できなかった 場 合 )
MAC フレームヘッダフィルタリング,CRC 生 成 とチェック
フレームバッファ
256 バイト ( 送 受 信 別 に 搭 載 )
アクセサリ
温 度 センサ、バッテリモニタ
uC インターフェイス
SPI
GPIO
外 部 FE 制 御 、 汎 用 IO 制 御
パッケージ
QFN 32-pin(5 × 5 mm) Pin ピッチ 0.5mm
動 作 電 圧 範 囲
1.8 - 3.6V
動 作 温 度 範 囲
-40 - 85 ℃
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2 略 語
ACK
AFC
AGC
CAP
CRC
CSMA
FSK
GPIO
IFS
IRQ
LIFS
MAC
MHR
PHR
PHY
PLL
PN
RSSI
RX
SFD
SIFS
SPI
SYNTH
TCXO
TX
uC
XTAL
Acknowledge Frame
Automatic Frequency Control
Automatic Gain Control
Contention Access Period
Cyclic Redundancy Check
Carrier Sense Multiple Access
Frequency Shift Keying
General Purpose InOut
Inter Frame Space
Interupt Request
Long Inter Frame Space
Medium Access Controller
MAC Header
PHY Header
Physical layer
Phase Locked Loop
Pusedo random noise
Received Signal Strength Indication
Receive, Receive Mode
Start Frame Delimiter
Short Inter Frame Space
Serial Peripheral Interface
Synthesizer
Temperature compensated crystal oscillator unit
Transmit, Transmit Mode
Micro-controller
Cyistal
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3 参 考 システム 図 とチップブロック 図
GPIO signals
(ANT & TRX control)
ANT1
(Sub1G)
TX_OUT_10
RX_IN_10P
XOUT
XO
XIN
XBO
GPIO0-7
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SPI_CSN
uC
RX_IN_10N
SPI_CK
SPI_DI
SPI_DO
IRQ
CHIPEN
VOUT_DIG
VOUT_PLL
VOUT_VCO
VOUT_RX
VSS
TEST2
TEST
図 3-1 参 考 システム 図
本 参 考 システム 図 は 正 確 な 接 続 を 記 載 しているものではありません。 詳 細 な 参 考 回 路 図 は、
図 31-1 を 参 照 ください。
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Sub-GHz
VBAT
Check
Temp.
sensor
ADC
Power controller
VBAT controller
PLL
XO
control
TX
Digital Mod.
to XTAL
from XTAL
Sub-GHz
π/2
ADC
ADC
RX
Digital
Demod.
AFC
AGC
FSK
Hardware
MAC /
Controller
from/to uC
Ant control
GPIO
AGC / RSSI
図 3-2 ブロック 図
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4 端 子 説 明
4.1 端 子 レイアウト
25
26
27
28
29
30
31
32
VOUT_DIG
GPIO0
1
2
3
4
5
6
24
23
22
21
20
19
18
17
7
8
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
TX_OUT_10
VOUT_RX
RX_IN_10P
RX_IN_10N
(open)
(open)
(open)
VBAT
CHIPEN
TEST
(FOR TEST)
(FOR TEST)
XIN
XOUT
TEST2
XBO
裏 面
Vss
16
15
14
13
12
11
10
9
VOUT_PLL
VOUT_VCO
IRQ
SPI_CSN
SPI_DO
SPI_DI
SPI_CK
GPIO7
図 4-1 端 子 配 置 図 (TOP View)
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4.2 端 子 機 能 説 明
No Pin Name I/O Type V 接 続 先 説 明
1 VOUT_DIG O --- 1.2 --- デジタルブロック 用 電 源 出 力
2 GPIO0 I/O D ---
3 GPIO1 I/O D ---
汎 用 デジタル 入 出 力
4 GPIO2 I/O D ---
3.3V インターフェイス
5 GPIO3 I/O D ---
内 部 レジスタ 設 定 により、 外 部 アンプ 部 、ア
6 GPIO4 I/O D ---
ンテナスイッチ 部 を 制 御 するために 用 いるこ
7 GPIO5 I/O D ---
とが 可 能 。
8 GPIO6 I/O D ---
9 GPIO7 I/O D ---
10 SPI_CK I D --- uC
シリアルインターフェイス 用 クロック 入 力
3.3V インターフェイス
11 SPI_DI I D --- uC
シリアルインターフェイス 用 データ 入 力
3.3V インターフェイス
12 SPI_DO O D --- uC
シリアルインターフェイス 用 データ 出 力
3.3V インターフェイス
13 SPI_CSN I D --- uC
シリアルインターフェイス 用 イネーブル
3.3V インターフェイス
14 IRQ O D --- uC
割 り 込 み 通 知
3.3V インターフェイス
15 VOUT_VCO O --- 1.2 --- VCO ブロック 用 電 源 出 力
16 VOUT_PLL O --- 1.2 --- PLL ブロック 用 電 源 出 力
17 VBAT I A 1.8-3.6 Power 電 源 端 子 (1.8~3.6V)
18 --- --- A --- --- 開 放 ( 通 常 動 作 時 )
19 --- --- A --- --- 開 放 ( 通 常 動 作 時 )
20 --- --- A --- --- 開 放 ( 通 常 動 作 時 )
21 RX_IN_10N I A --- ANT サブ GHz バンド 用 RX 負 入 力
22 RX_IN_10P I A --- ANT サブ GHz バンド 用 RX 正 入 力
23 VOUT_RX O - 1.2 --- RX ブロック 用 電 源 出 力
24 TX_OUT_10 O A --- ANT サブ GHz バンド 送 信 用
25 CHIPEN I - --- uC CHIP 動 作 用 イネーブル
26 TEST I D --- for test VSS に 接 続 ( 通 常 動 作 時 )
27 --- --- A --- for test 開 放 ( 通 常 動 作 時 )
28 --- --- A --- for test 開 放 ( 通 常 動 作 時 )
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No Pin Name I/O Type V 接 続 先 説 明
29 XIN I A --- XTAL
30 XOUT O A --- XTAL
26MHz 用 クリスタル
31 TEST2 I D --- for test VSS に 接 続 ( 通 常 動 作 時 )
32 XBO O A 3.3 --- 26MHz 用 リファレンス 出 力
注 意 : VSS 端 子 は、チップ 裏 面 に 配 置 されている。
Type 欄 の A はアナログ 端 子 、D はデジタル 端 子 の 意 味 である。
4.2.1 動 作 モード 設 定 用 端 子
CHIPEN
この 端 子 は、チップ 動 作 の ON/OFF を 設 定 する。この 端 子 が LOW レベルの 場 合 、チップ 内 の 全 レギュ
レータが OFF になり、チップは 完 全 に OFF 状 態 になる。チップを 動 作 状 態 にするためには、この 端 子 を
HIGH レベルにすること。
TEST、TEST2
この 端 子 は、VSS 接 続 にすること。
4.2.2 ホストインターフェイス 用 端 子
SPI_CSN
この 端 子 は、 外 部 uC からの 同 期 シリアルによる 制 御 をイネーブルにする。 外 部 uC は、チップへアクセ
スしない 期 間 では 本 端 子 を HIGH レベルに 保 持 し、アクセスする 期 間 中 は LOW レベルを 保 持 すること。
SPI_CK
この 端 子 は、 外 部 uC からの 同 期 シリアルデータ 伝 送 用 クロックの 入 力 端 子 である。
SPI_DO
この 端 子 は、 外 部 uC への 同 期 シリアルデータ 出 力 端 子 である。SPI_CK の 立 下 りエッジに 同 期 して、 本
端 子 からデータが 出 力 される。
SPI_DI
この 端 子 は、 外 部 uC からの 同 期 シリアルデータ 入 力 端 子 である。SPI_CK の 立 ち 上 がりエッジに 同 期 し
て、 外 部 uC からのデータを 取 り 込 む。
IRQ
この 端 子 は、 外 部 uC への 割 り 込 み 通 知 である。 割 り 込 み 通 知 時 に、 本 端 子 は HIGH レベルになり、 割
り 込 み 要 因 が 解 除 されるまで HIGH レベルを 保 持 する。 割 り 込 み 要 因 がない 場 合 には、 本 端 子 は LOW レ
ベルを 保 持 する。
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4.2.3 GPIO 端 子
GPIO 端 子 は 8 本 用 意 されている。これらの 端 子 の 初 期 状 態 は Hi-Z である。
表 4-1 GPIO MUX
GPIO7 GPIO6 GPIO5 GPIO4 GPIO3 GPIO2 GPIO1 GPIO0
Mode0 PA1 PA0 LNA1 LNA0 TRX1 TRX0 ANT1 ANT0
Mode1 REG15 REG14 REG13 REG12 REG11 REG10 REG9 REG8
Mode2 Low Low Low Low BitDat BitCLK ANT1 ANT0
Mode3 Low Low TRX1 TRX0 BitDat BitCLK ANT1 ANT0
Mode4 REG15 REG14 REG13 REG12 BitDat BitCLK ANT1 ANT0
Mode0
本 モードは、 送 受 信 の 状 態 に 応 じて 外 部 PA 制 御 、 外 部 LNA 制 御 、 外 部 TRX 制 御 、 外 部 ANT 制 御 を
行 う。 本 モードに 設 定 するためには、PERI_CNT4 レジスタの MONSEL フィールド(bit[15:9])を 0( 通 常
動 作 )、CONT フィールド(bit[8])を 0 に 設 定 すること。なお、GPIO 端 子 を 出 力 状 態 にするためには、
PERI_CNT4 レジスタの IOCNT フィールド(bit[7:0])を 0FFh( 全 端 子 出 力 )に 設 定 すること。
送 信 時 :
PA1: PERI_CNT1.bit[15]
PA0: PERI_CNT1.bit[14]
LNA1: PERI_CNT1.bit[9]
LNA0: PERI_CNT1.bit[8]
TRX1: PERI_CNT1.bit[7]
TRX0: PERI_CNT1.bit[6]
ANT1: PERI_CNT1.bit[1]
ANT0: PERI_CNT1.bit[0]
受 信 時 :
PA1: PERI_CNT1.bit[13]
PA0: PERI_CNT1.bit[12]
LNA1: PERI_CNT1.bit[11]
LNA0: PERI_CNT1.bit[10]
TRX1: PERI_CNT1.bit[3]
TRX0: PERI_CNT1.bit[2]
ANT1: PERI_CNT1.bit[1]
ANT0: PERI_CNT1.bit[0]
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Mode1
本 モードでは、GPIO 端 子 を 外 部 uC から 任 意 の 状 態 に 設 定 できる。 本 モードに 設 定 するためには、
PERI_CNT4 レジスタの MOSEL フィールド(bit[15:9])を 0( 通 常 動 作 )に、CONT フィールド(bit[8])を 1
に 設 定 する。GPIO 端 子 を 出 力 状 態 にするためには、PERI_CNT4 レジスタの IOCONT フィールド
(bit[7:0])で 出 力 設 定 したい GPIO 端 子 に 対 応 するビットを 1 に 設 定 すること。 出 力 データは、
PERI_CNT1レジスタの GPIO_OUTフィールド(bit[15:8])に 設 定 ( 表 中 の REG[15:8]に 相 当 )し、 入 力 デ
ータは、PERI_CNT2 レジスタから 読 み 出 すことができる。
Mode2
本 モードでは、ビット 同 期 がとれた 受 信 信 号 のビットクロックとビットデータを 出 力 する。 本 モードに 設 定 す
るためには、PERI_CNT4 レジスタの MONSEL フィールド(bit[15:9])を 6h に、CONT フィールド(bit[8])
を 0 に 設 定 する。また、GPIO 端 子 を 出 力 状 態 にするために、PERI_CNT4 レジスタの IOCNT フィールド
(bit[7:0])を 0FFh( 全 端 子 出 力 )に 設 定 すること。
Mode3
本 モードでは、Mode2に 加 えて TRX[1:0]を 出 力 する。 本 モードに 設 定 するためには、PERI_CNT4レジ
スタの MONSEL フィールド(bit[15:9])を 21h に、CONT フィールド(bit[8])を 0 に 設 定 する。また、GPIO
端 子 を 出 力 状 態 にするために、PERI_CNT4 レジスタの IOCNT フィールド(bit[7:0])を 0FFh( 全 端 子 出
力 )に 設 定 すること。
Mode4
本 モードでは、Mode2 に 加 えて PERI_CNT1 レジスタの GPIO_OUT フィールド(bit[15:12])( 表 中 の
REG[15:8]に 相 当 )を 出 力 する。 本 モードに 設 定 するためには、PERI_CNT4 レジスタの MONSEL フィー
ルド(bit[15:9])を 22h に、CONT フィールド(bit[8])を 0 に 設 定 する。また、GPIO 端 子 を 出 力 状 態 にする
ために、PERI_CNT4 レジスタの IOCNT フィールド(bit[7:0])を 0FFh( 全 端 子 出 力 )に 設 定 すること。
4.2.4 XTAL 端 子
XIN、XO
外 部 水 晶 振 動 子 (26MHz)を 本 端 子 に 接 続 し、 適 切 な 外 部 容 量 を 接 続 すること。TCXO(26MHz)を 接 続
する 際 には、XIN 端 子 に TCXO 出 力 を DC カット( 容 量 をシリアル 接 続 )して 接 続 すること。
XBO
本 端 子 は、 外 部 水 晶 振 動 子 で 発 振 したクロックを 外 部 に 出 力 する。 外 部 でクロックが 不 要 な 場 合 、
XO_CTR レジスタの XBUFON フィールド(bit[12])を 0 に 設 定 することにより 出 力 停 止 可 能 である。 未 使
用 時 は、 開 放 にすること。
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4.2.5 RF 端 子
TX_OUT_10
本 端 子 は、サブ GHz バンド 用 高 周 波 信 号 の 出 力 端 子 である。 未 使 用 時 は、 開 放 にすること。
RX_IN_10P、RX_IN_10N
本 端 子 は、サブ GHz バンド 用 高 周 波 信 号 の 入 力 差 動 端 子 である。
RX_IN_10P: 同 相 端 子 、RX_IN_10N: 逆 相 端 子
未 使 用 時 は、 開 放 にすること。
4.2.6 電 源
VBAT
本 端 子 は、1.8~3.6V の 電 源 端 子 である。
VOUT_DIG
本 端 子 は、VBAT から LSI 内 部 で 生 成 したデジタル 電 源 出 力 端 子 である。 本 端 子 に、0.1uF の 容 量 を
接 続 すること。
VOUT_PLL
本 端 子 は、VBAT から LSI 内 部 で 生 成 した PLL 電 源 出 力 端 子 である。 本 端 子 に、0.1uF の 容 量 を 接 続
すること。
VOUT_VCO
本 端 子 は、VBAT から LSI 内 部 で 生 成 した VCO 電 源 出 力 端 子 である。 本 端 子 に、0.1uF の 容 量 を 接
続 すること。
VOUT_RX
本 端 子 は、VBAT から LSI 内 部 で 生 成 した RF-RX 電 源 出 力 端 子 である。 本 端 子 に、0.1uF の 容 量 を
接 続 すること。
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5 電 気 的 特 性
特 別 な 条 件 記 載 がない 限 り 以 下 の 条 件 での 特 性 を 記 載 したものである
動 作 温 度 :25℃
VBAT 端 子 印 可 電 圧 :3.3V
環 境 : 弊 社 指 定 のリファレンスデザインボード
169MHz バンド:169.45MHz
400MHz バンド:450.00MHz
920MHz バンド:920.00MHz
5.1 スリープ・アイドル 消 費 電 流
パラメータ 条 件 Min Typ Max 単 位
DEEP SLEEP
SLEEP
IDLE
RXWAIT
VBAT 端 子 =3.3V
CHIPEN 端 子 =GND
VBAT 端 子 =3.3V
CHIPEN 端 子 =3.3V
デジタルレギュレータ ON
他 レギュレータ OFF
VBAT 端 子 =3.3V
CHIPEN 端 子 =3.3V
デジタルレギュレータ ON
XTAL 発 振 状 態 (26MHz)
PLL シンセサイザ、TRX 動 作 OFF
VBAT 端 子 =3.3V
CHIPEN 端 子 =3.3V
デジタルレギュレータ ON
XTAL 発 振 状 態 (26MHz)
シンセサイザ 動 作 状 態 (920MHz バンド)
TRX 動 作 OFF
0.05 uA
170 uA
0.9 mA
5.8 mA
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5.2 送 受 信 電 流
パラメータ 条 件 Min Typ Max 単 位
受 信 電 流
送 信 電 流
169MHz バンド GFSK2.4Kbps 11.8 mA
400MHz バンド GFSK4.8Kbps 12.6 mA
920MHz バンド GFSK100Kbps 12.8 mA
169MHz バンド GFSK2.4Kbps
16 mA
TX_OUT_10 端 子 =+10dBm
400MHz バンド GFSK4.8Kbps
24 mA
TX_OUT_10 端 子 =+13dBm
920MHz バンド GFSK100Kbps
30 mA
TX_OUT_10 端 子 =+13dBm
5.3 起 動 時 間
パラメータ 条 件 Min Typ Max 単 位
POR リセット 時 間 リセット 解 除 時 間 100 us
レギュレータ 起 動 時 間 外 部 容 量 0.1uF 5 us
XTAL 起 動 時 間 26MHz 発 振 開 始 時 間 200 us
シンセサイザ 起 動 時 間 920MHz バンド 60 us
RX to TX 切 り 替 え 時 間 50 us
TX to RX 切 り 替 え 時 間 50 us
5.4 XTAL、シンセサイザ
パラメータ 条 件 Min Typ Max 単 位
XTAL 容 量 調 整 精 度 50 fF
シンセサイザ 周 波 数 レン 169MHzバンド 169 169.9 MHz
ジ
400MHz バンド 420 510 MHz
920MHzバンド 863 930 MHz
Phase Noise
920MHzバンド 25kHz offset -92 dBc/Hz
920MHzバンド 100kHz offset -92 dBc/Hz
920MHzバンド 1MHz offset -112 dBc/Hz
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5.5 受 信 特 性
169MHz バンド
パラメータ 条 件 Min Typ Max 単 位
受 信 感 度
2.4 Kbps,FilteredFSK,BT=0.5,M=2.0
BER=1%
-124 dBm
最 大 受 信 入 力 レベル -10 dBm
入 力 インピーダンス RX_IN_10N と RX_IN_10P の 差 動 間 52-j742 Ω
隣 接 チャネル 選 択 度 ・ 希 望 波
50 dB
次 隣 接 チャネル 選 択 度 変 調 :2.4Kbps,FilteredFSK
BT=0.5,M=2.0
レベル > 受 信 感 度 レベル+3dB
・ 妨 害 波
50 dB
変 調 :CW 信 号
チャネル 幅 :12.5kHz
BER=1%
ブロッキング
・ 希 望 波
変 調 :4.8Kbps,FilteredFSK
BT=0.5,M=1.0
レベル > 受 信 感 度 レベル+3dB
・ 妨 害 波
64 dB
変 調 :CW 信 号
周 波 数 : 希 望 波 周 波 数 ±2MHz
BER=1%
不 要 輻 射 レベル 25MHz-1GHz -65 dBm
> 1GHz -65 dBm
イメージ 信 号 減 衰 率 IF frequency = 325kHz
IQ バランス 調 整 後
41 dB
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400MHz バンド
パラメータ 条 件 Min Typ Max 単 位
受 信 感 度
4.8Kbps,FilteredFSK,BT=0.5,M=1.0
BER=1%
-122 dBm
最 大 受 信 入 力 レベル -10 dBm
入 力 インピーダンス RX_IN_10N と RX_IN_10P の 差 動 間 14-j243 Ω
隣 接 チャネル 選 択 度 ・ 希 望 波
46 dB
次 隣 接 チャネル 選 択 度 変 調 :4.8Kbps,FilteredFSK
BT=0.5,M=1.0
レベル > 受 信 感 度 レベル+3dB
・ 妨 害 波
55 dB
変 調 : 希 望 波 と 同 じ
チャネル 幅 :25kHz
BER=1%
ブロッキング
・ 希 望 波
変 調 :4.8Kbps,FilteredFSK
BT=0.5,M=1.0
レベル > 受 信 感 度 レベル+3dB
・ 妨 害 波
65 dB
変 調 :CW 信 号
周 波 数 : 希 望 波 周 波 数 ±2MHz
BER=1%
不 要 輻 射 レベル 25MHz-1GHz -65 dBm
> 1GHz -65 dBm
イメージ 信 号 減 衰 率 IF frequency = 325kHz
IQ バランス 調 整 後
41 dB
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920MHz バンド
パラメータ 条 件 Min Typ Max 単 位
受 信 感 度
4.8Kbps,FilteredFSK,BT=0.5,M=1.0
BER=0.1%
-118 dBm
50Kbps,FilteredFSK,BT=0.5,M=1.0
BER=0.1%
-108 dBm
100Kbps,FilteredFSK,BT=0.5,M=1.0
BER=0.1%
-105 dBm
最 大 受 信 入 力 レベル -10 dBm
入 力 インピーダンス RX_IN_10N と RX_IN_10P の 差 動 間 7-j100 Ω
隣 接 チャネル 選 択 度 ・ 希 望 波
35 dB
次 隣 接 チャネル 選 択 度 変 調 :100Kbps,FilteredFSK
BT=0.5,M=1.0
レベル > 受 信 感 度 レベル+3dB
・ 妨 害 波
40 dB
変 調 : 希 望 波 と 同 じ
チャネル 幅 :400kHz
BER=0.1%
ブロッキング
・ 希 望 波
変 調 :100Kbps,FilteredFSK
BT=0.5,M=1.0
レベル > 受 信 感 度 レベル+3dB
・ 妨 害 波
60 dB
変 調 :CW 信 号
周 波 数 : 希 望 波 周 波 数 ±10MHz
BER=0.1%
不 要 輻 射 レベル 25MHz-1GHz -65 dBm
> 1GHz -65 dBm
イメージ 信 号 減 衰 率 IF frequency = 325kHz
IQ バランス 調 整 後
40 dB
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5.6 送 信 特 性
169MHzバンド
パラメータ 条 件 Min Typ Max 単 位
最 大 送 信 電 力 TX_SET レジスタ=0FFh +13 +15 dBm
最 小 送 信 電 力 TX_SET レジスタ=00h -6 dBm
送 信 電 力 制 御 幅 Pout>+10dBm 0.2 dB
送 信 電 力 温 度 変 動 幅 -40~85℃ ±0.6 dB
高 調 波 レベル
2 次 高 調 波 Pout=+10dBm -42 dBm
3 次 高 調 波 Pout=+10dBm -51 dBm
不 要 発 射 レベル 25MHz-1GHz Pout=+10dBm
高 調 波 除 く
-50 dBm
> 1GHz Pout=+10dBm -50 dBm
400MHz バンド
パラメータ 条 件 Min Typ Max 単 位
最 大 送 信 電 力 TX_SET レジスタ=0FFh +13 +15 dBm
最 小 送 信 電 力 TX_SET レジスタ=00h -6 dBm
送 信 電 力 制 御 幅 Pout>+10dBm 0.2 dB
送 信 電 力 温 度 変 動 幅 -40~85℃ ±0.6 dB
高 調 波 レベル
2 次 高 調 波 Pout=+10dBm -40 dBm
3 次 高 調 波 Pout=+10dBm -56 dBm
不 要 発 射 レベル 25MHz-1GHz Pout=+10dBm
高 調 波 除 く
-46 dBm
> 1GHz Pout=+10dBm
高 調 波 除 く
-46 dBm
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920MHzバンド
パラメータ 条 件 Min Typ Max 単 位
最 大 送 信 電 力 TX_SET レジスタ=0FFh +13 +15 dBm
最 小 送 信 電 力 TX_SET レジスタ=00h -6 dBm
送 信 電 力 制 御 幅 Pout>+10dBm 0.2 dB
送 信 電 力 温 度 変 動 幅 -40~85℃ ±0.6 dB
高 調 波 レベル
2 次 高 調 波 Pout=+10dBm -40 dBm
3 次 高 調 波 Pout=+10dBm -40 dBm
不 要 発 射 レベル 25MHz-1GHz Pout=+10dBm
高 調 波 除 く
-43 dBm
> 1GHz Pout=+10dBm
高 調 波 除 く
-43 dBm
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5.7 アクセサリ 特 性
パラメータ 条 件 Min Typ Max 単 位
温 度 センサ 精 度 測 定 温 度 =-40 ~ 85℃ 2.3 ℃
LBD 検 出 精 度 VBAT=1.8 ~ 2.1V ±0.06 V
RSSI 測 定 精 度 入 力 信 号 レベル =
受 信 感 度 レベル+10dB ~ -10dBm
±1 dB
5.8 SPIインターフェースACタイミング
Ta=-40~85℃、VDD=1.8~3.6V
パラメータ 略 号 条 件 Min Typ Max 単 位
SPI_CK LOW 幅 tCKL 40 ns
SPI_CK HIGH 幅 tCKH 40 ns
SPI_CK 周 期 tCKP 100 ns
SPI_CSN->SPI_CK 立 上 時 間 tCSS 20 ns
SPI_CK->SPI_CSN 立 上 時 間 tCSH 20 ns
SPI_CSN WAIT 時 間 tCSW 230 ns
SPI_DI セットアップ 時 間 tDIS 15 ns
SPI_DI ホールド 時 間 tDIH 15 ns
SPI_DO 出 力 遅 延 時 間 tDOD 25 ns
SPI_DO 出 力 開 始 遅 延 tDOS 30 ns
SPI_DO 出 力 終 了 遅 延 tDOE 30 ns
SPI_CK 中 断 tIDL 250 ns
SPI TIME OUT tTO 10 ms
* 外 部 負 荷 容 量 は 20pF 時 の 値 です。
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tCSS
tCSH
tCSW
SPI_CSN
tCKP
SPI_CK
tCKL
tCKH
SPI_DI
tDOS
tDIS
tDIH
tDOD
tDOE
SPI_DO
tIDL
tTO
SPI_CSN
SPI_CK
図 5-1 SPI インターフェースタイミング
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6 SPIインターフェイス
6.1 概 要
本 同 期 シリアルインターフェイス(3 線 SPI、SPI_CSN、 SPI_CK、 SPI_DI)を 用 いて、 外 部 uC から
MN87401 を 制 御 すること。この 制 御 は、レジスタリード・ライト、メモリリード・ライトコマンドにより 実 行 され
る。なお、そのコマンドは、コマンドバイト、アドレスバイト、データバイトの 順 に 外 部 uC から 送 り、バイト 単 位
で MSB(bit[7])から LSB(bit[0])の 順 に 伝 送 すること。
6.2 コマンドフォーマット
MN87401 へのコマンドは、 以 下 の 3 つのフィールドで 構 成 されている。
• コマンドフィールド(アクセス 内 容 )
8 ビット
• アドレスフィールド(アドレスの 下 位 8 ビット) 8 ビット
• データフィールド
8ビット 以 上 (8 の 倍 数 ビットであること)
コマンドフィールドは、リード・ライトビット(Write/Read ビット、ビット 7)、コマンド 内 容 (Access ビット、
bit[6:5])、 使 用 禁 止 予 約 ビット(bit[4:2] = 000b)、アクセスレジスタ・メモリのアドレスの 上 位 2 ビット
(bit[1:0])で 構 成 されている。
7 6 5 4 3 2 1 0
Write/Read
0:Write
1:Read
UpperAddressExtention
A[9:8]
Reserved
Access
00:Register
01:Reserved
10:Memory
11:Reserved
図 6-1 コマンドフォーマット
6.3 信 号 動 作
レジスタアクセスの 信 号 シーケンスを 図 6-2、 図 6-3 に、メモリアクセスの 信 号 シーケンスを 図 6-4、 図
6-5 にそれぞれ 示 す。MN87401 は、SPI_CKクロックの 立 ち 上 がりエッジでデータをラッチし、SPI_CKクロ
ックの 立 下 りエッジに 同 期 してデータを 出 力 する。データ 伝 送 停 止 時 には、 外 部 uCはSPI_CSN=HIGHレ
ベル、SPI_CLK=HIGHレベルの 状 態 を 保 持 すること。
MN87401 アクセス 時 には、 外 部 uC は SPI_CK=HIGH レベル 状 態 で SPI_CSN を LOW レベルにす
ること。SPI_CSN が LOW レベルに 遷 移 すると、MN87401 は SPI インターフェイスを 動 作 させる。この 後 、
SPI_CK の 最 初 の 立 下 りエッジのタイミングで、MN87401 はコマンドの MSB(bit[7]) 入 力 を 認 識 する。コ
マンド、アドレス、データ 期 間 中 は、 外 部 uC は SPI_CSN を LOW レベルに 保 持 し、 全 データの 入 力 が 終
了 してから SPI_CLK を HIGH レベルにしたのちに、SPI_CSN を HIGH レベルにすること。
レジスタアクセスの 際 、リード・ライトともに 単 一 レジスタへのアクセス(データ 長 は 16 ビット)のみ 可 能 で
ある。ライト 時 は、 最 終 データ(D[8])の SPI_CK の 立 ち 上 がり( 最 終 エッジ)で、MN87401 内 のレジスタへ
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の 書 き 込 みが 行 われる。データリード・ライトともに、MN87401 は 16 ビットデータの D[7:0]、D[15:8]の 順
番 にデータを 処 理 する。なおレジスタアクセスは、XTAL が 停 止 している 状 態 でも 可 能 である。
SPI_CSN
SPI_CK
SPI_DI
7 0
7 0
7 015 8
SPI_DO
Command Address Write Data
(D[7:0])
Write Data
(D[15:8])
図 6-2 レジスタへの 書 き 込 みシーケンス
SPI_CSN
SPI_CK
SPI_DI
7 0
7 0
7 015 8
SPI_DO
Command
Address
Read Data
(D[7:0])
Read Data
(D[15:8])
図 6-3 レジスタからの 読 み 出 しシーケンス
メモリアクセスでは、 複 数 バイトアクセスが 可 能 である。 複 数 バイトアクセス 時 は、 外 部 uC は、SPI_CSN
を 必 要 なバイト 数 の 伝 送 が 完 了 するまで LOW レベルを 保 持 すること。SPI_CSN が HIGH レベルに 遷 移
した 時 点 で、MN87401 はメモリアクセスが 完 了 したと 認 識 する。 複 数 バイトアクセス 時 には、 最 初 の 伝 送
データを 初 期 アドレス(アドレスフィールドで 設 定 されたアドレス)に 対 応 するデータとして、MN87401 は 1
バイトデータを 伝 送 する 度 にアドレスを1ずつインクリメントさせる。
メモリアクセスは XTAL が 動 作 中 のみ 可 能 である。XTAL が 停 止 している 間 のメモリアクセスコマンドは
禁 止 である。
SPI_CSN
SPI_CK
SPI_DI
SPI_DO
Command Address Write Data
図 6-4 メモリへの 書 き 込 みシーケンス
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SPI_CSN
SPI_CK
SPI_DI
SPI_DO
Command
Address
Read Data
図 6-5 メモリからの 読 み 出 しシーケンス
送 信 フレーム 格 納 領 域 への 複 数 バイトのライトアクセス、および 受 信 フレーム 格 納 領 域 への 複 数 バイト
のリードアクセスの 場 合 、 各 フレーム 格 納 領 域 内 のアドレスインクリメント 動 作 においてインクリメントされた
アドレスが、 各 領 域 の 上 限 アドレスを 超 えた 場 合 、MN87401 はその 領 域 の 先 頭 アドレスに 戻 す。 詳 細 はフ
レームバッファの 章 (21フレームバッファ)を 参 照 のこと。
メモリアクセスにおいて、1 バイト 分 の 伝 送 時 間 が 10ms を 超 えた 場 合 に、SPI_CSN 信 号 の 状 態 に 関 わ
らず 伝 送 を 終 了 する。この 場 合 一 度 SPI_CSN 信 号 を HIGH レベルに 戻 し、 再 度 SPI_CSN を LOW レベ
ルにすることでデータ 伝 送 が 可 能 となる。
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7 割 り 込 み
MN87401 は、 割 り 込 みイベントが 発 生 した 際 に、IRQ 信 号 を HIGH レベルにドライブする。IRQ 信 号
は 全 割 り 込 み 要 因 を 論 理 和 した 信 号 で、 全 割 り 込 み 要 因 がクリアされるまで HIGH レベルが 保 持 される。
割 り 込 み 要 因 は、 割 り 込 みマスクレジスタでマスクされた 後 、 有 効 な 信 号 のみ IRQ 信 号 のドライブ 要 因 とな
る。
EVENT0
MASK0
EVENT1
MASK1
EVENTn
MASKn
IRQ
E_EVENT0
E_MASK0
E_EVENT1
E_MASK1
E_EVENTn
E_MASKn
図 7-1 割 り 込 み 生 成 論 理
表 7-1 割 り 込 み 種 類
No Event Description
15 INT_UNLOCK 内 蔵 シンセサイザの 発 振 周 波 数 異 常 検 知 信 号
14 INT_BUFEMP フラグメントモードときの 送 受 信 バッファ 状 態 報 告 信 号
13 INT_DETPRE プリアンブル 検 出 信 号
12 INT_SSLOT スーパーフレームのスロット 切 り 替 わりタイミング 信 号
11 INT_INACT インアクティブ 期 間 への 切 り 替 わりタイミング 信 号
10 INT_CAPEND コンテンションアクセス 期 間 の 終 了 タイミング 信 号
9 INT_BKOFF BACK オフ 完 了 、RSSI 完 了 、SENSE 結 果 報 告 信 号
8 INT_MISC MISC タイマ 完 了 信 号
7 INT_BEALOS BEACON ロスト 検 出 信 号
6 INT_GTS GTS タイミング 信 号
5 INT_BEACON BEACON タイミング 信 号
4 INT_TXFAIL 送 信 失 敗 信 号
3 INT_TXEND 送 信 完 了 信 号
2 INT_RXFAIL 受 信 失 敗 信 号
1 INT_RXEND 受 信 完 了 信 号
0 INT_RXST 受 信 開 始 信 号
各 イベントの 詳 細 はレジスタ 仕 様 (INTEVENT レジスタ)を 参 照 のこと。
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8 動 作 モード
8.1 動 作 モード 遷 移 図
MN87401 は 電 源 ON、レジスタ 設 定 によって 動 作 モードを 遷 移 させる。
VDD on
CHIPEN Low
from All other states
DEEP
PowerON
SLEEP
CHIPEN High
RESET
XTAL_ON=0
(OPE_MODE register)
SLEEP Sleep
XTAL ON=1
(OPE_MODE register)
IDLE Idle
PLL_ON=0
(OPE_MODE register)
RXWAIT
PLL_ON=1
(OPE_MODE register)
TRX_EN=0
(OPE_MODE register)
TRX
TRX_EN=1
(OPE_MODE register)
図 8-1
動 作 モード 遷 移
8.2 各 動 作 モードの 説 明
8.2.1 DEEP SLEEPモード
VBAT 端 子 に 所 定 の 電 圧 が 印 加 されると、チップは DEEP SLEEP モードに 遷 移 する。
8.2.2 RESETモード
CHIPEN 端 子 を HIGH に 設 定 することにより、チップ 内 部 の LDO 部 が 起 動 し、 内 部 ロジックへの 電 源
供 給 が 開 始 される。その 電 源 供 給 開 始 により、チップ 内 部 で 自 動 的 にリセット 信 号 が 生 成 され(セルフリセ
ット)る。リセット 解 除 後 、SLEEP モードに 遷 移 する。セルフリセットの 解 除 には、 約 100us が 必 要 である。
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8.2.3 SLEEPモード
本 モードでは、セルフリセットが 解 除 され、SPI インターフェイスからのコマンド 受 付 状 態 である。SPI イン
ターフェイスを 経 由 してチップ 内 のレジスタにアクセスできる。SPI インターフェイス 経 由 でのレジスタ 設 定 に
より XTAL 動 作 を ON にすると、IDLE モードに 遷 移 する。 本 SLEEP モード 中 に SPI インターフェイスを
介 してフレームメモリにアクセスすることはできない。
8.2.4 IDLEモード
本 モードに 遷 移 すると、SPI インターフェイス、MN87401 内 部 の MAC ブロックおよび XTAL の 動 作 が
開 始 する。XTAL 動 作 安 定 後 、SPI インターフェイスを 介 してのフレームメモリへのアクセスが 可 能 となる。
XTAL 動 作 安 定 待 ちには、 約 200usec が 必 要 である。XTAL 発 振 周 波 数 が 安 定 するまでの 間 は、レジスタ
以 外 へのアクセスは 禁 止 である。なお 実 際 の XTAL 安 定 時 間 は、MN87401 と XTAL の 実 装 状 態 に 依 存
する。
PLL シンセサイザの 動 作 周 波 数 設 定 の 後 、PLL シンセサイザ 起 動 のレジスタを 設 定 すると、RXWAIT
モードに 遷 移 する。PLL シンセサイザの 起 動 は、XTAL 動 作 安 定 待 ち 後 に 行 うこと。
8.2.5 RXWAITモード
本 モードは、PLL シンセサイザが 動 作 しているが、 送 受 信 しない 状 態 である。OPE_MODE レジスタの
TRX_EN(bit[1])=1 に 設 定 すると、TRX モードに 遷 移 し、チップ 内 の 受 信 ブロックが 動 作 を 開 始 し、 設 定 し
たチャネルでの 受 信 動 作 が 可 能 になる。シンセサイザの 動 作 安 定 には、 約 60us が 必 要 である。TRX モー
ドへの 遷 移 は PLL シンセサイザ 動 作 安 定 待 ち 後 に 行 うこと。
本 モードではチャネルのキャリアセンスを 行 なう SENSE 動 作 が 可 能 である。
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8.2.6 TRXモード
本 モードは、 送 受 信 をするためのモードである。 送 信 要 求 があるまでは、キャリア 検 出 のための 受 信 動
作 を 行 う。 外 部 uC からの 送 信 要 求 により、 設 定 モードに 従 って 送 信 処 理 を 行 ったのち、キャリア 検 出 のた
めの 受 信 モードに 戻 る。
表 8-1 動 作 モード 一 覧
Operation Mode Operating Function
DEEP SLEEP VBAT のみ ON になっている 状 態 。
全 機 能 は OFF。
RESET
内 蔵 LDO が ON で、チップ 全 体 にリセットがかかっている 状 態 。 全
機 能 は 初 期 化 状 態 で 自 動 的 に SLEEP に 遷 移 する。
SLEEP
SPI インターフェイスが ON になり、 内 蔵 レジスタへのアクセスが 可
能 。
IDLE SLEEP モードに 対 して 以 下 の 動 作 が 追 加 。
+ XTAL
+ フレームメモリへのアクセス
RXWAIT IDLE モードに 対 して 以 下 の 動 作 が 追 加 。
+ PLL シンセサイザ
+ SENSE 機 能
TRX チップの 全 機 能 が 動 作 可 能 。
ただし、SENSE 機 能 は 動 作 不 可 。
電 源 ONからのシーケンスを 図 8-2 に 示 す。
VBAT
CHIPEN
(InternalReset)
(Internal LDO)
Internal Digital power ON
(XTAL ON by OPE_MODE register)
XTAL
DEEP
SLEEP
RESET
(100us)
SLEEP
IDLE
図 8-2
電 源 ON からのシーケンス
XTALおよびPLLシンセサイザの 起 動 と 動 作 安 定 待 ち 時 間 の 関 係 を 図 8-3 に 示 す。
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XTAL_On
set to 1
Synth parameter
Setting
PLL_On
set to 1
TRX_EN
set to 1
Operation Mode
SLEEP
IDLE
RXWAIT
TRX
Xtal
Wait for Xtal wakeup
(200usec)
Synth
Wait for Synth LOCK
(60usec)
図 8-3 XTAL とシンセサイザ 起 動 シーケンス
XTAL 起 動 時 間 、PLL シンセサイザ 起 動 時 間 は、MN87401 では 計 測 しないので、 外 部 uC などで 十 分
な 待 ち 時 間 を 確 保 すること。
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9 送 信 、 受 信 の 動 作 モード
MAC ブロックには、 送 受 信 動 作 時 に PHY、RF ブロックをあらかじめ 設 定 されたタイミングで 制 御 し、
ACK 応 答 や 再 送 制 御 などのシーケンスを 自 動 で 実 行 するシーケンサが 内 蔵 されている。
TEST
TX
SENSE req
RxWait
SENSE
DONE
TRX_EN=1
TRX_EN=0
TEST_TX OFF
TEST_TX & SendFrame
RSSI Req
Done
RSSI
Send Frame wo BKOFF
Send Frame w BKOFF
BKOFF
Done
Fail
TRX
BKOFF Req
Done
BKOFF
REQ
Receiving Frame
ACK send when length done
RX
TRX_EN=0 or
No ACK send when length done
CRC error or MHR filter
or Length error
T_RX
toTX
R_RX
toTX
Done
Done
TX
TX
ACK
Done
Done
T_TX
toRX
ACK NOT
necessary
R_TX
toRX
Done
Done
timeout
Wait
ACK
RX
Done
RX
Fail
Done
TX
Done
retry over
TX
Fail
図 9-1 送 受 信 状 態 遷 移 図
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9.1 各 ステートでの 動 作 説 明
9.1.1 RXWAITステート
本 ステートは、SENSE 要 求 もしくは 送 受 信 開 始 要 求 待 ちのステートである。 本 ステートでは、PLL シン
セサイザロック 状 態 であり、フレーム 送 受 信 は 行 われない。SENSE 要 求 により、 使 用 するチャネルのビジ
ー 状 態 のモニタが 可 能 である。OPE_MODE レジスタの TRX_EN フィールド(bit[1])を 1 に 設 定 すること
ににより、 送 受 信 が 可 能 な TRX ステートに 遷 移 する。 本 ステートで RSSI 測 定 要 求 を 受 けても 本 ステートで
は RSSI 動 作 は 行 われず、TRX ステートに 遷 移 した 後 で RSSI 測 定 が 実 行 される。
9.1.2 SENSEステート
本 ステートは、 使 用 するチャネルのビジー 状 態 を 監 視 するために RSSI 測 定 を 行 うステートである。RSSI
測 定 終 了 後 に RXWAIT ステートに 遷 移 する。RSSI 測 定 結 果 がレジスタに 設 定 された 閾 値 よりも 大 きい 場
合 、IRQ 信 号 (INT_BKOFF)で 通 知 する。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_BKOFF フ
ィールド(bit[9])によりマスクすることが 可 能 である。
9.1.3 TRXステート
本 ステートは、RF、PHY ブロックを 受 信 状 態 に 設 定 し、フレーム 受 信 開 始 待 ちの 状 態 のステートである。
フレーム 受 信 が 開 始 した 場 合 、RX ステートに 遷 移 し IRQ 信 号 (INT_RXST)で 通 知 される。なお、 本 IRQ
信 号 は INTMSK レジスタの MSK_RXST フィールド(bit[0])によりマスクすることが 可 能 である。
レジスタによる 要 求 によって、BKOFF ステート、RSSI ステート、BKOFF_REQ ステート、TEST_TX ス
テートもしくは T_RXtoTX ステートに 遷 移 させることが 出 来 る。
9.1.4 RSSIステート
本 ステートは、 受 信 信 号 強 度 を 測 定 するステートである。TRX ステートで RSSI 測 定 要 求 が 存 在 すると、
本 ステートに 遷 移 する。RSSI 要 求 を 受 けると、 新 規 に RSSI 測 定 を 行 い、その 結 果 を RXFRMCTR レジ
スタの RSSI フィールド(bit[15:8])に 返 す。ただし、フレーム 受 信 中 に RSSI 測 定 要 求 を 受 けると、フレーム
受 信 完 了 後 まで 待 った 後 に RSSI を 測 定 する。RSSI 測 定 が 終 了 すると、IRQ 信 号 (INT_BKOFF)を 発 生
させ TRX ステートに 遷 移 する。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_BKOFF フィールド
(bit[9])によりマスクすることが 可 能 である。
9.1.5 BKOFF_REQステート
本 ステートは、BKOFF のみを 実 行 させるステートである。チャネルのビジー 状 態 を 測 定 し、 測 定 完 了 時
に IRQ 信 号 (INT_BKOFF)を 出 力 し、TRX ステートに 遷 移 する。なお、 本 IRQ 信 号 は INTMSK レジス
タの MSK_BKOFF フィールド(bit[9])によりマスクすることが 可 能 である。
9.1.6 BKOFFステート
本 ステートは、 送 信 のためのバックオフ 時 間 待 ちを 行 うステートである。 本 ステートではSlottedモードか
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否 かの 設 定 により 図 16-1 に 従 ったバックオフ 制 御 を 実 行 後 、 送 信 可 能 か 否 かを 判 定 する。キャリアセン
スなしで 送 信 可 能 な 場 合 やマイコンでバックオフ 制 御 を 実 行 している 場 合 、 本 ステートの 実 行 は 不 要 である。
本 ステート 実 行 不 要 の 場 合 、OPE_MODEレジスタのBKOFF_OFFフィールド(bit[11])に 1 を 設 定 するこ
と。
バックオフが 成 功 した 場 合 は T_RXtoTX ステートに 遷 移 する。バックオフを 指 定 回 数 実 行 しても、 無 信 号
状 態 を 検 出 できなかった 場 合 、 送 信 失 敗 として TXFAIL ステートに 遷 移 する。
9.1.7 T_RXtoTXステート
本 ステートは RF、PHY ブロックを 受 信 モードから 送 信 モードに 変 更 するためステートである。 本 ステート
内 で、 受 信 モード 終 了 、 送 信 モードでの PLL シンセサイザ 周 波 数 の 設 定 と 発 振 安 定 待 ち、 送 信 モード 開 始
の 各 シーケンスが 実 行 される。 本 ステート 終 了 時 に、 内 部 PA 含 む RF ブロックが 送 信 状 態 になる。
9.1.8 TXステート
本 ステートは、RF ブロックに 対 する 送 信 信 号 を 生 成 するステートである。 本 ステートに 遷 移 すると、プリ
アンブルから 順 番 に 送 信 用 の 変 調 されたデジタルデータが 出 力 される。
9.1.9 T_TXtoRXステート
本 ステートは RF、PHY ブロックを 送 信 モードから 受 信 モードに 変 更 するためのステートである。 本 ステー
ト 内 で、 送 信 モード 終 了 、 受 信 モードでの PLL シンセサイザ 周 波 数 の 設 定 と 発 振 安 定 待 ち、 受 信 モード 開
始 の 各 シーケンスが 実 行 される。 送 信 完 了 に ACK フレーム 受 信 を 要 求 する 場 合 、WAITACK ステートに
遷 移 する。 送 信 完 了 に ACK フレーム 受 信 を 要 求 しない 場 合 には、TXDONE に 遷 移 する。ACK フレーム
受 信 を 要 求 するか 否 かは OPE_MODE レジスタの ACKDET_EN フィールド(bit[9])と TXFRMCTR レ
ジスタの ACKREQ_TX1/0 フィールド(bit[3:2])で 決 定 される。
9.1.10 WAITACKステート
本 ステートは ACK フレーム 受 信 待 ちをするステートである。レジスタ 設 定 された ACK 待 ち 時 間 内 に
ACK フレームを 受 信 すると、TXDONE ステートに 遷 移 する。RXLIM レジスタの ACK_WAIT フィールド
(bit[15:8]) と SLOTINT レジスタの SYMBOL_DIV フィールド(bit[14:12])で 設 定 された ACK 待 ち 時 間
内 に ACK フレーム 受 信 に 失 敗 すると、 再 送 を 行 うため T_RXtoTX ステートに 遷 移 する。BKOFF_CTR レ
ジスタの RETRY_LIMIT フィールド(bit[7:5])で 設 定 された 再 送 上 限 回 数 に 達 すると、 再 送 上 限 エラーと
して TXFAIL ステートに 遷 移 する。
9.1.11 TXDONEステート
本 ステートは、フレーム 送 信 が 成 功 した 場 合 の 処 理 を 行 うステートである。 送 信 に 成 功 すると、 送 信 完 了
の IRQ 信 号 (INT_TXEND)が 出 力 され、TRXFRMCTR レジスタの 送 信 要 求 をクリアする。なお、 本 IRQ
信 号 は INTMSK レジスタの MSK_TXEND フィールド(bit[3])によりマスクすることが 可 能 である。
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9.1.12 TXFAILステート
本 ステートはフレーム 送 信 が 失 敗 した 場 合 の 処 理 を 行 うステートである。 送 信 失 敗 すると、 送 信 失 敗 用
の IRQ 信 号 (INT_TXFAIL)を 生 成 し、TXFRMCTR レジスタの 送 信 要 求 をクリアする。なお、 本 IRQ 信
号 は INTMSK レジスタの MSK_TXFAIL フィールド(bit[4])によりマスクすることが 可 能 である。 送 信 失
敗 の 要 因 は STATUS レジスタの TXFAIL_INFO フィールド(bit[2:0])で 確 認 できる。
9.1.13 RXステート
本 ステートは、PHY ブロックにてプリアンブル 検 出 もしくは SFD 検 出 が 終 了 し、フレームを 受 信 中 のステ
ートである。フレーム 受 信 開 始 したタイミングで 受 信 開 始 IRQ 信 号 (INT_RXST)を 生 成 する。なお、 本
IRQ 信 号 は INTMSK レジスタの MSK_RXST フィールド(bit[0])によりマスクすることが 可 能 である。こ
のステートでは、PHY ブロックで 8 ビット 化 されたデータがフレームメモリに 順 次 格 納 される。SFD および
PHR フィールドが 存 在 する 場 合 、PHR フィールドで 示 されたフレーム 長 分 のデータを 受 信 する。 受 信 が 成
功 した 場 合 、OPE_MODE レジスタの AUTOACK_EN フィールド(bit[8])が 1 であり、ACK を 要 求 された
場 合 は、ACK 送 信 のため R_RXtoTX ステートに 遷 移 する。それ 以 外 の 場 合 には RXDONE ステートに 遷
移 する。 受 信 失 敗 した 場 合 には RXFAIL ステートに 遷 移 する。RX ステート 中 に OPE_MODE レジスタの
TRX_EN フィールド(bit[1])が 0 になった 場 合 には、 受 信 の 強 制 終 了 として RXDONE ステートに 遷 移 す
る。
9.1.14 R_RXtoTXステート
本 ステートは RF および PHY ブロックを 受 信 モードから 送 信 モードに 切 り 替 えるステートである。 本 ステ
ート 内 で、 受 信 モードの 終 了 、 送 信 モードでのシンセサイザ 周 波 数 の 設 定 と 発 振 安 定 待 ち、 送 信 モードの
開 始 のシーケンスが 実 行 される。 本 ステート 終 了 時 に PA 含 めて RF ブロックが 送 信 状 態 になり、 本 ステー
トから TXACK ステートに 遷 移 する。
9.1.15 TXACKステート
本 ステートは、ACK フレームを 送 信 するステートである。 受 信 したフレームから、ACK フレームの INFO
フィールド、FC フィールドと SQN が 生 成 される。ACK フレーム 送 信 が 終 わると、 再 び 受 信 モードに 戻 るた
めに、R_TXtoRX ステートに 遷 移 する。
9.1.16 R_TXtoRXステート
本 ステートは、RF および PHY ブロックを 送 信 モードから 受 信 モードに 変 更 するためのステートである。
本 ステート 内 で、 送 信 モード 終 了 、 受 信 モードでの PLL シンセサイザ 周 波 数 の 設 定 と 発 振 安 定 待 ちのシー
ケンスが 実 行 される。 本 ステート 終 了 時 には RXDONE ステートに 遷 移 する。
9.1.17 RXDONEステート
本 ステートは、フレーム 受 信 が 正 常 終 了 した 際 の 処 理 を 行 うステートである。 受 信 完 了 の IRQ 信 号
(INT_RXEND)が 出 力 される。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_RXEND フィールド
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(bit[1])によりマスクすることが 可 能 である。
9.1.18 RXFAILステート
本 ステートは、フレーム 受 信 が 異 常 終 了 した 際 の 処 理 を 行 うステートである。 受 信 FAIL の IRQ 信 号
(INT_RXFAIL)が 出 力 される。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_RXFAIL フィールド
(bit[2])によりマスクすることが 可 能 である。 受 信 失 敗 の 要 因 は、STAT_RXFAIL レジスタの RXFAIL_
INFO フィールド(bit[15:14])で 確 認 できる。
9.1.19 TESTTXステート
本 ステートは、 連 続 送 信 波 形 を 出 力 するためのテスト 送 信 ステートである。TEST レジスタの TEST_TX
フィールド(bit[10:8])でテスト 送 信 波 形 モードを 設 定 し、TX_ALWAYSON フィールド(bit[11])=1 に 設 定 し
た 後 、TXFRMCTR レジスタの ISSUE_TX0/1 フィールド(bit[1]もしくは bit[0])により 送 信 指 示 をすること
で 本 ステートに 遷 移 する。テストモードを 終 了 するためには、TEST レジスタの TEST_TX フィールド
(bit[10:8])=000b( 通 常 動 作 )に 設 定 すること。テスト 送 信 が 終 了 した 後 、TXDONE ステートに 遷 移 する。
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10 機 能 説 明
10.1 対 応 可 能 フレームフォーマット
各 フィールドの 説 明
Length indication period
0-7
CRC calculation period
0,1,2
4 - 127
0-3
Length
0,2,4
Preamble SFD PHY Header
MAC BODY
0 - 2047
CRC
図 10-1 フレームフォーマット
図 10-1 の 数 字 は、すべてOctet 単 位 である。
フレームデータの 各 Octet ごとの 送 信 順 は、PHY_OP レジスタの MSBFIRST フィールド(bit[5])の 設
定 によって、MSB から 出 力 されるか LSB から 出 力 されるかが 決 定 される。
10.2 プリアンブル
プリアンブルは、フレーム 同 期 を 検 出 するための 信 号 で、 固 定 のパターンの 繰 り 返 しで 構 成 される。
プリアンブルは 0 と 1 の 繰 り 返 しパターンである。 送 信 時 には、0 から 開 始 するか 1 から 開 始 するかの 選
択 が PHY_OP レジスタの PREPAT フィールド(bit[6])により 可 能 である。プリアンブル 長 は、 最 短 で 4 オク
テットであり、 最 大 127 オクテットまで 拡 張 可 能 で、PHRCTR レジスタの PRELEN フィールド(bit[15:8])
により 設 定 される。4 オクテットを 選 択 した 場 合 、0、1 の 繰 り 返 しが 16 回 送 出 される。なお 受 信 時 は、0 と 1
のどちらで 開 始 した 場 合 でもプリアンブル 検 出 が 可 能 である。
10.3 同 期
10.3.1 SFD 同 期 モード(SFD sync mode)
SFD はフレーム 開 始 を 決 定 するコードであり、SFD コードによりオクテット 境 界 を 判 定 し、8 ビットを 1 バ
イトに 変 換 して MAC ブロックに 伝 送 する。この 時 SFD コードの 最 終 ビットの 次 ビットが、 最 初 に MAC ブロ
ックに 送 られるバイトの MSB(bit[7])もしくは LSB(bit[0])となる。MSB か LSB は PHY_OP レジスタの
MSBFIRST フィールド(bit[5])で 設 定 される。
SFD 長 は 0-3 オクテットを 選 択 できる。SFD 長 に 1,2,3 バイトを 設 定 した 場 合 、 下 位 バイトから 送 信 もしく
は 受 信 する。しかし SFD 検 出 機 能 が 使 用 するのは、 最 終 バイトもしくは 最 終 2 バイトだけである。SFD を 3
オクテットと 指 定 した 場 合 、 最 初 に 受 信 した 1 バイトは 検 出 に 使 用 されない。SFD コードは SFD1 レジスタ
もしくは SFD2 レジスタで 任 意 の 値 に 設 定 できる。SFD 検 出 機 能 も MAC ブロックへの 伝 送 と 同 様 に、
PHY_OP レジスタの MSBFIRST フィールド(bit[5])の 設 定 により、MSB か LSB のどちらから SFD 検 出
を 開 始 するかを 設 定 することが 出 来 る。
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SFD length
Transmit/Receive Order
1 st 2 nd 3 rd
1byte
SFD[7:0]
2bytes
SFD[7:0]
SFD[15:8]
3bytes
Don’tCare
SFD[7:0]
SFD[15:8]
図 10-2 SFD データの 送 信 順 番
10.3.2 ビット 同 期 モード(bit sync mod)
SFD 長 を 0 に 設 定 したビット 同 期 モードの 場 合 、SFD 検 出 は 行 われない。このため、プリアンブル 検 出 さ
れたビット 位 置 をオクテット 境 界 として MAC ブロックにデータ 出 力 する。またフレーム 終 了 位 置 も 検 出 でき
ないため、マイコンから 受 信 を 強 制 終 了 させる 必 要 がある。ビット 同 期 モードは SFD を 使 用 しないシステム
や 評 価 環 境 で、 受 信 したデータを 直 接 マイコン 等 に 取 り 込 む 場 合 に 使 用 する。ビット 同 期 モードでは、 最 初
のバイトの 先 頭 ビットは 必 ず 0 になり、7 ビット 分 のデータが 付 加 された 形 になる。
1 st byte 2 nd byte
Data
0
Data
7th 5th
6th
3rd 1st
4th 2nd
8th
9th
図 10-3 LSBFirst 時 のビット 同 期 モードでのデータの 構 成
Preamble
SFD
PHY Header
MAC BODY
Bit sync mode
detect preamble code
8bits 8bits 8bits 8bits
8bits
SFD sync mode
8bits 8bits 8bits 8bits 8bits
図 10-4 ビット 同 期 モードと SFD 同 期 モードの 8 ビット 化 動 作 の 違 い
10.4 PHR
PHRは、フレーム 長 を 指 定 するためのフィールドである。PHR 長 はFIELD_CTRレジスタのPHR_LEN
フィールド(bit[2:0])で 設 定 し、 送 信 ・ 受 信 で 共 通 の 値 である。 本 フィールドで 設 定 可 能 なPHR 長 は 0~7 オ
クテットである。 本 PHR 長 の 違 いにより、PHRに 含 まれるデータが 異 なるが、それを 表 10-1 にまとめる。
表 10-1 PHR に 含 まれるデータ
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PHR 長 PHR に 含 まれるデータ
1 オクテット フレーム 長 データ(7 ビット)
2 オクテット 以 上 CRC データ 長 、データホワイトニング ON/OFF、フレーム 長 データ(11 ビット)
PHR_LEN フィールドを 0 に 設 定 した 場 合
フレーム 長 を 表 すデータが 無 いため、 受 信 側 ではフレームの 終 了 を 検 出 できない。よって 本 設 定 状 態 で
は、マイコンから 強 制 的 にフレーム 受 信 終 了 の 制 御 をする 必 要 がある。
PHR_LEN フィールドを 1 に 設 定 した 場 合
PHRはフレーム 長 (7 ビット)を 設 定 し、 指 定 可 能 なフレーム 長 は 1-127 オクテットとなる。 図 10-5 は
PHRが 1 オクテット 時 のPHRフォーマットで、PHRの 下 位 7 ビットがフレーム 長 を 示 し、 最 上 位 ビットは 0
( 受 信 時 はDon’tCare)である。
7 0
R
Length[6:0]
図 10-5 PHR 長 1 オクテット 時 の PHR フォーマット
PHR_LEN フィールドを 2~7 に 設 定 した 場 合
PHRはPHR_LENの 設 定 に 関 わらず 16 ビット(2 オクテット)となり、そのフォーマットを 図 10-6 に 示 す。
フレーム 長 は 11 ビットで 指 定 し、1 から 2047 バイトが 指 定 可 能 である。OPE_MODE レジスタの
PHR_MHR_EN フィールド(bit[5])が 1b の 場 合 、PHR[3]は PHR 以 降 のフレームデータが Whitening
されているかどうかを 示 し、PHR[4]は CRC フィールドの 長 さを 指 定 する。 受 信 時 には、PKT_FIL レジスタ
の CRC フィールド(bit[0])で CRC チェック 機 能 がイネーブル 設 定 されている 場 合 、 本 ビットの 情 報 を 使 って
CRC フィールドの 長 さを 判 断 する。
PHR[7]は 通 常 0 に 設 定 すること。PHR[7]が 1 の 場 合 には、PHR のみ 存 在 するフレームと 判 断 する。
PHR[15:8]
15 14 9 8
Length[7:0]
7 6 1 0
0 R R
PHR[7:0]
C
R
C
L
D
1
W
0
L
0
9
L
0
8
Data Whitening On(1)/Off(0)
CRC Len 2Octet(1)/4Octet(0)
図 10-6 PHR 長 2 オクテット 時 の PHR フォーマット
PHY_OP レジスタの PHR_MSB フィールド(bit[4])が 1 の 場 合 には、MSBFIRST フィールド(bit[5])
は 0(LSB first mode)に 設 定 すること。PHR_LEN が 3 オクテット 以 上 に 設 定 されている 場 合 、 有 効 PHR
長 は 2 バイト 固 定 となる。2 バイトのフィールドフォーマットは、2 オクテットの 場 合 と 同 じである。また PHR
の 下 位 バイト( 先 に 伝 送 されるデータ)は Don’tCare である。
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PHR length
Transmit/Receive Order
1byte
1 st 2 nd 3 rd
PHR[7:0]
4 th
5 th 6 th
7 th
2bytes
PHR[7:0]
PHR[15:8]
3bytes
Don’tCare
PHR[7:0]
PHR[15:8]
4bytes Don’tCare Don’tCare PHR[7:0] PHR[15:8]
5bytes
Don’tCare
Don’tCare
Don’tCare PHR[7:0] PHR[15:8]
6bytes
Don’tCare Don’tCare Don’tCare Don’tCare PHR[7:0] PHR[15:8]
7bytes
Don’tCare Don’tCare Don’tCare Don’tCare Don’tCare PHR[7:0] PHR[15:8]
(PHR_MSB フィールド=1 の 場 合 )
PHR length
Transmit/Receive Order
1byte
1 st 2 nd 3 rd
PHR[7:0]
4 th
5 th 6 th
7 th
2bytes
3bytes
PHR[15:8]
Don’tCare
PHR[7:0]
PHR[15:8]
PHR[7:0]
4bytes
Don’tCare
Don’tCare
PHR[15:8]
PHR[7:0]
5bytes
Don’tCare
Don’tCare
Don’tCare
PHR[15:8]
PHR[7:0]
6bytes
Don’tCare
Don’tCare
Don’tCare
Don’tCare
PHR[15:8]
PHR[7:0]
7bytes
Don’tCare
Don’tCare
Don’tCare
Don’tCare
Don’tCare
PHR[15:8] PHR[7:0]
(PHR_MSB フィールド=0 の 場 合 )
図 10-7 PHR 長 による 有 効 データの 位 置 と 送 受 信 順 番
10.5 MHR
MHR は MAC ヘッダフィルタや 自 動 ACK 送 信 などのハードウェアアクセラレータを 動 作 させるために 必
要 なフィールドである。MHR は FC 部 、SQN 部 、ADDRESS 部 で 構 成 される。
MHR
FC SQN ADDRESS AUX COM MAC PAYLOAD
図 10-8 MAC フレームと MHR
FC 部 は 2 オクテットのフレーム 制 御 用 のデータであり、 図 10-9 に 示 されるようなフォーマットである。、
SQN 部 は 0 もしくは 1 オクテットのフレームシーケンス 番 号 を 示 すフィールドである。アドレス 部 はFC 部 の
SRC_ADDR_MODE ビット、DEST_ADDR_MODE ビット、PANID_COMPRESS ビットもしくは
PANID_PRESENTビットによって 図 10-10 に 示 すように、0 から 20 オクテットまで 変 化 する。
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BEACON/DATA/ACK/COM FRAME (TYPE=000-011)
FC part
bit position
SRC
ADDR
MODE
VER
DEST
ADDR
MODE
IE PRESENT
SQN
Suppression
PANID
COMPRESS
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
RESERVED
AR
PENDING
SEC
TYPE
DATA FRAME (TYPE=101)
FC part
bit position
IE PRESENT
AR
VER
PENDING
SQN
Suppression
SEC
PANID
PRESENT
SRC
ADDR
MODE
DEST
ADDR
MODE
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
図 10-9 FC 部 の 構 成
1
TYPE
0/2 0/1/2/8 0/2 0/1/2/8
ADDRESS part
DEST
PANID
DEST
ADDR
SRC
PANID
SRC
ADDR
ADDRESS
図 10-10 ADDRESS 部 の 構 成
10.5.1 FC 部
VER ビットは、フレームのバージョンを 示 す。
SQN suppression ビットは SQN 部 が 存 在 するかどうかを 示 すビットであり、1 の 場 合 SQN 部 は 存 在 し
ない。0 の 場 合 SQN 部 は 存 在 し 1 バイト 長 である。
AR ビットは、フレームを 受 信 した 際 に ACK フレームによる 応 答 を 要 求 するかどうかを 示 すビットであり、
1 の 場 合 ACK フレームによる 応 答 を 要 求 する。0 の 場 合 ACK フレームによる 応 答 を 必 要 としない。
SEC ビットは、AUX 部 が 存 在 するかどうかを 示 すビットであり、1 の 場 合 AUX 部 が 存 在 する。0 の 場 合
AUX 部 は 存 在 しない。
TYPE ビットは、フレームのタイプを 示 す。
TYPE[2:0] フレーム 内 容
000b Beacon フレーム
001b Data フレーム
010b ACK フレーム
011b COM フレーム
100b 対 応 せず
101b Data フレーム
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110-111 対 応 せず
10.5.2 SQN 部
SQN 部 は、フレーム 順 番 を 格 納 するために 使 う。Beacon フレームは Beacon フレーム 固 有 の SQN 値 を
持 っており Beacon 送 信 ごとに SQN が 1 ずつインクリメントされる。Data フレーム、COM フレームは 共 通
の SQN 値 を 持 っており、 送 信 のたびに 1 ずつインクリメントされる。
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10.5.3 ADDRESS 部
ADDRESS 部 は 、 FC 部 の SRC_ADDR_MODE ビ ッ ト 、 DEST_ADDR_MODE ビ ッ ト 、
PANID_COMPRESSビットもしくはPANID_PRESENTビットの 状 態 によって 表 10-2 に 示 す 様 に 設 定 す
ること。
表 10-2 ADDRESS 部 設 定 一 覧
BEACON/DATA/ACK/COM FRAME (TYPE=000-011b)
SRC_
DEST_
PANID
VER=10b
VER=00b or 01b
SRC
DEST
ADDR_MODE
ADDR_MODE
COMP-
in FC
in FC
ADDR
ADDR
RESS
SRC
DEST
SRC
DEST
PANID
PANID
PANID
PANID
0 0 0 0 0 NONE NONE NONE NONE NONE NONE
0 0 0 0 1 NONE Present NONE NONE NONE NONE
0 0 0 1 0 NONE Present NONE Present NONE 8bits
0 0 0 1 1 NONE NONE NONE Present NONE 8bits
0 0 1 0 0 NONE Present NONE Present NONE 16bits
0 0 1 0 1 NONE NONE NONE Present NONE 16bits
0 0 1 1 0 NONE Present NONE Present NONE 64bits
0 0 1 1 1 NONE NONE NONE Present NONE 64bits
0 1 0 0 0 Present NONE Present NONE 8bits NONE
0 1 0 0 1 NONE NONE Present NONE 8bits NONE
0 1 0 1 0 NONE Present Present Present 8bits 8bits
0 1 0 1 1 NONE NONE NONE Present 8bits 8bits
0 1 1 0 0 NONE Present Present Present 8bits 16bits
0 1 1 0 1 NONE NONE NONE Present 8bits 16bits
0 1 1 1 0 NONE Present Present Present 8bits 64bits
0 1 1 1 1 NONE NONE NONE Present 8bits 64bits
1 0 0 0 0 Present NONE Present NONE 16bits NONE
1 0 0 0 1 NONE NONE Present NONE 16bits NONE
1 0 0 1 0 NONE Present Present Present 16bits 8bits
1 0 0 1 1 NONE NONE NONE Present 16bits 8bits
1 0 1 0 0 NONE Present Present Present 16bits 16bits
1 0 1 0 1 NONE NONE NONE Present 16bits 16bits
1 0 1 1 0 NONE Present Present Present 16bits 64bits
1 0 1 1 1 NONE NONE NONE Present 16bits 64bits
1 1 0 0 0 Present NONE Present NONE 64bits NONE
1 1 0 0 1 NONE NONE Present NONE 64bits NONE
1 1 0 1 0 NONE Present Present Present 64bits 8bits
1 1 0 1 1 NONE NONE NONE Present 64bits 8bits
1 1 1 0 0 NONE Present Present Present 64bits 16bits
1 1 1 0 1 NONE NONE NONE Present 64bits 16bits
1 1 1 1 0 NONE Present Present Present 64bits 64bits
1 1 1 1 1 NONE NONE NONE Present 64bits 64bits
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DATA FRAME (TYPE=101b)
SRC_
DEST_
PANID
VER=00-10b
SRC
DEST
ADDR_MODE
ADDR_MODE
COMP-
in FC
ADDR
ADDR
RESS
SRC
PANID
DEST
PANID
0 0 0 0 0 NONE NONE NONE NONE
0 0 0 0 1 NONE Present NONE NONE
0 0 0 1 0 NONE NONE NONE 8bits
0 0 0 1 1 NONE Present NONE 8bits
0 0 1 0 0 NONE NONE NONE 16bits
0 0 1 0 1 NONE Present NONE 16bits
0 0 1 1 0 NONE NONE NONE 64bits
0 0 1 1 1 NONE Present NONE 64bits
0 1 0 0 0 NONE NONE 8bits NONE
0 1 0 0 1 NONE Present 8bits NONE
0 1 0 1 0 NONE NONE 8bits 8bits
0 1 0 1 1 NONE Present 8bits 8bits
0 1 1 0 0 NONE NONE 8bits 16bits
0 1 1 0 1 NONE Present 8bits 16bits
0 1 1 1 0 NONE NONE 8bits 64bits
0 1 1 1 1 NONE Present 8bits 64bits
1 0 0 0 0 NONE NONE 16bits NONE
1 0 0 0 1 Present Present 16bits NONE
1 0 0 1 0 NONE NONE 16bits 8bits
1 0 0 1 1 Present Present 16bits 8bits
1 0 1 0 0 NONE NONE 16bits 16bits
1 0 1 0 1 Present Present 16bits 16bits
1 0 1 1 0 NONE NONE 16bits 64bits
1 0 1 1 1 Present Present 16bits 64bits
1 1 0 0 0 NONE NONE 64bits NONE
1 1 0 0 1 Present Present 64bits NONE
1 1 0 1 0 NONE NONE 64bits 8bits
1 1 0 1 1 Present Present 64bits 8bits
1 1 1 0 0 NONE NONE 64bits 16bits
1 1 1 0 1 Present Present 64bits 16bits
1 1 1 1 0 NONE NONE 64bits 64bits
1 1 1 1 1 Present Present 64bits 64bits
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10.6 CRC
CRC フィールドは、フレーム 内 にエラーが 無 いかどうかを 判 定 するためのコードである。CRC フィールド
は 0、2、4 オクテットから 選 択 可 能 で 送 受 共 通 レジスタである FIELD_CTR レジスタにより 設 定 する。
FIELD_CTR レジスタの CRCSTART フィールド(bit[12])=0 の 場 合 、CRC 計 算 開 始 タイミングは MHR
からとなるので、CRC 計 算 範 囲 は MAC BODY 部 分 のみで、プリアンブル、SFD、PHR は CRC 計 算 に
は 含 まれない。FIELD_CTR レジスタの CRCSTART フィールド(bit[12])=1 の 場 合 は、CRC 計 算 は
PHR から 開 始 されるので、CRC 計 算 範 囲 は PHR と MAC BODY となる。
2 オクテット CRC(CRC-16)と 4 オクテット CRC(CRC-32)の 演 算 多 項 式 は 以 下 に 示 す 通 りである。CRC
計 算 機 の 初 期 値 は ALL0 もしくは ALL1 を 選 択 が、FIELD_CTR レジスタの CRCINIT フィールド
(bit[11])で 可 能 である。また、 計 算 された 値 をそのまま CRC としてフレームに 付 加 するか、1 の 補 数 (ビッ
ト 反 転 )したものを CRC としてフレームに 付 加 するかも FIELD_CTR レジスタの CRCINV フィールド
(bit[10])にて 選 択 可 能 である。
計 算 式 は、 次 に 示 す 通 りである。
CRC-16:
x 16 + x 12 + x 5 + 1
CRC-32:
x 32 + x 26 + x 23 + x 22 + x 16 + x 12 + x 11 + x 10 + x 8 + x 7 + x 5 + x 4 + x 2 + x + 1
CRC 計 算 を 有 効 にする 場 合 には、CRC 計 算 対 象 データ 長 が 1 オクテット 以 上 必 要 である。
CRC-32 を 使 用 する 場 合 に、MAC BODY 長 が 4 オクテット 未 満 の 時 には、CRC 計 算 に 使 われるオクテ
ット 数 が 4 になるまで 00h でパディングして CRC 計 算 を 行 う。この 際 パディングに 使 用 した 00h データは
送 信 されない。
送 信 時 には、CRC 長 、CRC 初 期 値 および CRC 反 転 の 設 定 は FIELD_CTR レジスタの CRCINIT フ
ィールド(bit[11])、CRCINV フィールド(bit[10])、CRC32 フィールド(bit[9])により 設 定 する。
受 信 時 は、OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])=1 で PHR 長 が 2 オクテット
以 上 の 場 合 には、 受 信 した PHR により 決 定 された CRC 長 、CRC 初 期 値 および CRC 反 転 情 報 により
CRC が 計 算 される。PHR_MHR_EN フィールド(bit[5])=0 の 場 合 および PHR 長 が 1 オクテットの 場 合 、
CRC 長 、CRC 初 期 値 および CRC 反 転 情 報 は FIELD_CTR レジスタで 決 定 される。
PHR により 決 定 された CRC 長 多 項 式 初 期 値 反 転
2 octets CRC-16 0000h しない
4 octets CRC-32 0FFFF_FFFFh する
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10.7 フレーム 受 信 時 の 割 り 込 み
受 信 動 作 時 のIRQ( 割 り 込 み) 信 号 発 生 タイミングについて 説 明 する。 各 IRQ 信 号 の 発 生 要 因 とそのタイ
ミングを 表 10-3 に 記 す。
表 10-3 フレーム 受 信 時 IRQ 信 号 発 生 タイミング
IRQ 信 号 名 発 生 タイミング
INT_DETPRE プリアンブル 信 号 を 検 出 したタイミングで 発 生 し、そのタイミングは SYNC_CTR レジ
スタの DETECT_PERIOD フィールドの 値 に 応 じて 変 化 する。
INT_RXST SFD を 検 出 したタイミングで 発 生 する。
INT_RXEND 受 信 完 了 タイミングで 発 生 する。
INT_RXFAIL 受 信 中 にエラー 検 出 したときに 発 生 する。
INT_BUFEMP フラグメントモード 時 のみ 発 生 し、アドレス 比 較 モード 時 には 受 信 フレームバッファ 内
の 有 効 データ 数 がレジスタで 設 定 した 閾 値 に 到 達 した 場 合 に、バイト 数 計 測 モード 時
には 受 信 バイト 数 がレジスタで 設 定 した 閾 値 に 到 達 する 度 に 発 生 する。
図 10-11、 図 10-13、 図 10-15、 図 10-16 は 表 10-3 を 図 式 化 したものである。
INT_DETPRE
INT_RXST
INT_RXEND
IRQ
Phy detect preamble
Receiving Frame
Phy detect SFD
Preamble SFD PHY Header MAC BODY CRC
RSSI
図 10-11 パケットモード 時 のフレーム 受 信 ( 正 常 受 信 時 アンテナダイバ OFF)
INT_DETPRE
INT_RXST
INT_RXEND
IRQ
Phy detect preamble
Receiving Frame
Phy detect SFD
Preamble SFD PHY Header MAC BODY CRC
RSSI
ANT
図 10-12 パケットモード 時 のフレーム 受 信 ( 正 常 受 信 時 アンテナダイバ ON)
INT_DETPRE
INT_RXST
INT_BUFEMP
INT_BUFEMP
INT_RXEND
IRQ
Phy detect preamble
Phy detect SFD
Receiving Frame
Preamble SFD PHY Header MAC BODY CRC
RSSI
図 10-13 フラグメントモード 時 のフレーム 受 信 ( 正 常 受 信 時 アンテナダイバ OFF)
INT_DETPRE
INT_RXST
INT_BUFEMP
INT_BUFEMP
INT_RXEND
IRQ
Phy detect preamble
Phy detect SFD
Receiving Frame
Preamble SFD PHY Header MAC BODY CRC
RSSI ANT
図 10-14 フラグメントモード 時 のフレーム 受 信 ( 正 常 受 信 時 アンテナダイバ ON)
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INT_DETPRE
INT_RXST
INT_RXEND
IRQ
Phy detect preamble
Phy detect SFD
Receiving Frame
Preamble SFD MAC BODY
TRX_EN=0
図 10-15 強 制 終 了 時 のフレーム 受 信
INT_DETPRE
INT_RXST
INT_RXFAIL
IRQ
Phy detect preamble
Phy detect SFD
Receiving Frame
Preamble SFD PHY Header MAC BODY CRC
CRC FAIL
図 10-16 CRC エラー 時 のフレーム 受 信
INT_DETPRE
INT_RXST
INT_RXFAIL
IRQ
Phy detect preamble
Phy detect SFD
MHR Filter
Receiving Frame
Preamble SFD PHY Header MHR
MAC BODY CRC
Length specified by PHR
図 10-17 MHR エラー 時 のフレーム 受 信 (PKT_FIL レジスタの FAILTIM(bit[9])=1
かつ DPANID フィルタを 通 り、DADDR フィルタでエラーとなった 場 合 )
INT_DETPRE
INT_RXST
INT_RXFAIL
IRQ
Phy detect preamble
Phy detect SFD
Receiving Frame
Preamble SFD PHY Header
MHR
MHR Filter
図 10-18 MHR エラー 時 のフレーム 受 信 ( 図 10-17 以 外 の 場 合 )
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11 ハードウェアアクセラレータ
11.1 MHRフィルタ
MN87401 は 受 信 したMACフレームの 内 容 を 確 認 し、 不 要 なフレームをハード 的 に 廃 棄 する 機 能 を 備 え
ている。 廃 棄 する 場 合 、 受 信 FAIL のIRQ 信 号 (INT_RXFAIL)が 出 力 され,そのフレームに 対 するACK
自 動 送 信 はされない。なお、 本 IRQ 信 号 はINTMSKレジスタのMSK_RXFAILフィールド(bit[2])によりマ
スクすることが 可 能 である。 確 認 するフレームフィールドは、MHRのFC 部 とSQN 部 とCRCである。このフィ
ルタは、OPE_MODEレジスタのPHR_MHR_ENフィールド(bit[5])=1 の 設 定 にて、 受 信 するフレームの
MHRが 図 10-8 の 場 合 にのみ 正 しく 動 作 する。MHRが 図 10-8 に 示 されるものと 異 なる 場 合 、フィルタ
動 作 をOFFすることでフレーム 受 信 が 可 能 である。CRCフィールドに 対 するフィルタ 動 作 によるフレーム 廃
棄 のタイミングは、PHRで 指 定 されたフレーム 長 分 を 受 信 完 了 時 である。また、MHRのフィルタ 動 作 によ
るフレーム 廃 棄 のタイミングは、MHR+AUX 受 信 完 了 時 である。ただし、PKT_FILレジスタのFAILTIMフ
ィールド(bit[9])が 1 の 時 はDestination PANIDが 正 しく、Destination Addressが 誤 りの 場 合 、PHRで
指 定 されたフレーム 長 分 を 受 信 完 了 時 まで 待 ってフレーム 廃 棄 される。
フィルタ 動 作 は MHR、CRC フィールドに 対 してそれぞれ 以 下 のように 動 作 する。
Version Number
FC 部 の Version Number ビットが 00b ,01b, 10b のフレームかどうかを 判 定 する。 異 なる 場 合
はフレーム 廃 棄 される。
FC type
FC 部 の TYPE ビットが 000b-101b の 範 囲 に 入 っているかを 判 定 する。 異 なる 場 合 はフレーム
廃 棄 される。
Destination Address
ACK フレーム 以 外 のフレームに 対 し、フレームに 宛 先 アドレスが 付 加 されている 場 合 に、
MYADDR レジスタもしくは MYADDR_S レジスタと 一 致 しているかを 判 定 する。アドレスがレジ
スタの 値 と 異 なり、かつブロードキャストアドレス(0FFh(8 ビット 時 )、0FFFFh(16 ビット 時 )、
0FFFFFFFF_FFFFFFFFh(64 ビット 時 ))でもない 場 合 、フレームは 廃 棄 される。
Destination PANID
ACK フレーム 以 外 のフレームに 対 し、フレームに 宛 先 PANID が 付 加 されている 場 合 に、
MYPANID と 一 致 しているかを 判 定 する。PANIDがレジスタの 値 と 異 なり、かつブロードキャス
ト PANID(0FFFFh)でもない 場 合 、フレームは 廃 棄 される。
Source PANID
Beacon フレームを 受 信 した 場 合 に、SPANID が MYPANID と 一 致 しているかを 判 定 する。
PANID がレジスタの 値 と 異 なる、もしくは 付 加 されていない 場 合 、フレームは 廃 棄 される。
Double Sequence Number
多 重 受 信 を 排 除 するため、Data もしくは Command フレームに 限 り、 受 信 フレームの SQN 値 を、
一 つ 前 に 正 しく 受 信 できたフレームとして 外 部 uC に 通 知 した Data もしくは Command フレーム
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の SQN 値 と 比 較 し、 同 じ SQN 値 だった 場 合 に、その 受 信 フレームを 廃 棄 する。Beacon フレー
ムを 受 信 した 場 合 には、SQN 値 は 比 較 しない。また、SQN が 存 在 しないフレームを 受 信 した 場
合 には、SQN 値 比 較 をせず、 比 較 対 象 の SQN 値 の 更 新 も 行 なわない。
ACK Sequence Number
ACK 自 動 待 ち 受 け 期 間 に 受 信 した ACK フレームの SQN 値 と 直 前 に 送 信 したフレームの SQN
値 を 比 較 し、 同 一 の SQN 値 を 持 つか SQN が 存 在 しない ACK フレームのみ 有 効 な ACK フレ
ームと 判 断 する。SQN 値 が 異 なるフレームを 受 信 した 場 合 には 受 信 した ACK フレームを 廃 棄
する。
CRC
受 信 フレームの 最 後 に 付 加 されている CRC 値 が、 受 信 フレームから 計 算 した CRC 値 と 一 致 し
ているかを 判 定 する。 値 が 一 致 しなかった 場 合 、その 受 信 フレームを 廃 棄 する。
ACK
自 動 待 ち 受 け 期 間 以 外 の 予 期 せぬタイミングで ACK フレームを 受 信 した 場 合 に、その ACK フ
レームを 廃 棄 する。
11.2 ACK 自 動 送 信
本 ACK 自 動 送 信 機 能 は OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])=1 の 設 定 にて、
OPE_MODE レジスタの AUTOACK_EN フィールド(bit[8])により、 有 効 ・ 無 効 が 制 御 可 能 である。
AUTOACK_EN フィールド=1 の 場 合 、 受 信 したフレームの FC 部 の AR ビット=1 で TYPE ビット=001b、
011b、101b のいずれかのとき、ACK フレームが 自 動 で 送 信 される。MHR フィルタで 廃 棄 されるフレーム
に 対 しては ACK フレームは 送 信 されない。ACK フレームは 5 オクテットもしくは 7 オクテットのフレームで
あり、その SQN 部 は 受 信 フレームの SQN 部 の 値 をコピーすることで 生 成 する。したがって、 受 信 フレーム
には 必 ず SQN 部 が 存 在 しないといけない。FC 部 の PENDING ビットは、 受 信 フレームの FC 部 の TYPE
ビットが 011b で、かつ COM 部 =04h の 場 合 に 1 がセットされ、それ 以 外 では 0 がセットされる。
RX Frame
ACK Frame
IE Field is not present
FC SQN ADDRESS AUX COM MAC PAYLOAD
COPY
FC SQN CRC
2 1 2/4
PENDING bit is set to 1
when COM=04h and TYPE of FC= 011b
RX Frame
IE Field is present
FC SQN ADDRESS AUX IE COM MAC PAYLOAD
COPY
ACK Frame
FC SQN CRC
2 1 2/4
PENDING bit is set to 1
when COM=04h and TYPE of FC= 011b
図 11-1 ACK フレーム 生 成 方 法
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DIVER レジスタの ENABLE フィールド(bit[15])により、アンテナダイバ 機 能 が 有 効 になっている 場 合
には、 受 信 したアンテナで 送 信 を 行 うように、ACK フレーム 用 INFO フィールドを 自 動 的 に 変 更 する。
11.3 ACK 待 ち 受 けと 再 送 機 能
TXFRMCTR レジスタの ACKREQ_TX0/1 フィールド(bit[2]/bit[3])=1 の 状 態 で 送 信 したフレームは、
送 信 完 了 に ACK フレーム 受 信 を 必 要 とする。OPE_MODE レジスタの ACKDET_EN フィールド(bit[9])
=1 の 場 合 、ACK フレームの 自 動 待 ちうけを 行 い、ACK フレームが RXLIM レジスタの ACK_WAIT フィ
ールド(bit[15:8])で 示 された 時 間 内 に 受 信 できなかった 場 合 、 再 送 を 行 う。 再 送 は 送 信 フレームバッファに
格 納 されたフレームを 再 度 先 頭 から 送 信 するため、フレームバッファサイズ 以 下 のフレームに 対 してのみ
可 能 である。 再 送 回 数 は、BKOFF_CTR レジスタの RETRY_LIMIT フィールド(bit[7:5])で 設 定 する。 再
送 上 限 回 数 まで 再 送 を 繰 り 返 しても ACK 受 信 できない 場 合 には、 再 送 上 限 エラーとなる。 本 機 能 は、
OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])の 設 定 によらず 使 用 できる。
12 Beacon 同 期 機 能
Beacon 同 期 機 能 は、OPE_MODE レジスタの BEACON_SYNC フィールド(bit[10])によって 有 効 ・ 無
効 を 設 定 することがきる。 本 機 能 有 効 時 、Beacon フレームを 受 信 した 際 に、チップ 内 のビーコンタイマ、バ
ックオフタイマ、スパーフレームタイマを 初 期 化 する。これにより Beacon フレーム 受 信 タイミングに
Superframe スロット 位 置 を 同 期 させることができる。 同 期 させるタイミングは、MAC ブロックがフレーム 受
信 を 終 了 したタイミングであり、 精 度 はシンボルクロックである。
13 Beacon Lost 検 出 機 能
Beacon Lost 検 出 機 能 は、SLOT_CTR レジスタの BO フィールド(bit[3:0])で 指 定 された 周 期 ごとに
Beacon Lost カウンタをインクリメントし、SLOT_CTR レジスタの BLOST_TH フィールド(bit[14:12])によ
って 指 定 された 数 に 達 すると IRQ 信 号 (INT_BEALOS)を 発 生 する。なお、 本 IRQ 信 号 は INTMSK レジ
スタの MSK_BEALOS フィールド(bit[7])によりマスクすることが 可 能 である。
Beacon フレームは 受 信 フレームとして 通 知 されるので、Beacon フレームを 受 信 したら、 不 要 な Beacon
Lost 割 り 込 みを 発 生 させないように、SPI 経 由 で SLOT_CTR レジスタの BLOST_CLR フィールド
(bit[15])に 1 を 設 定 し、Beacon Lost カウンタをクリアする 必 要 がある。 本 カウンタクリア 実 行 後 、
BLOST_CLR フィールドの 値 は 自 動 的 に 0 にリセットされる。
なお Beacon ロスト 検 出 は、Slotted モードかつ BO が 0Fh 以 外 の 時 のみ 有 効 である。
14 RSSI 機 能
RSSI( 受 信 信 号 強 度 )は 受 信 フレームのチャネルフィルタ 後 の 信 号 電 力 を 計 算 したものである。RSSI 計
算 は、 以 下 のタイミングで 実 行 され、RXFRMCTR レジスタの RSSI フィールド(bit[15:8])にその 値 が 保 持
される。
• プリアンブル 検 出 時
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• RSSI 計 測 要 求 受 付 時
RSSI 計 測 要 求 は、アンテナダイバ 機 能 が OFF の 状 態 (DIVER レジスタの ENABLE フィールド
(bit[15])=0 に 設 定 )でのみ 動 作 する。アンテナダイバを 動 作 させた 状 態 で RSSI 計 測 要 求 を 出 したい 場 合
には、DIVER レジスタの ENABLE フィールド(bit[15])を 0 に 設 定 後 、 一 部 OP_MODE レジスタの
TXRX_EN フィールド(bit[1])を 0 にして、 再 度 TXRX_EN フィールド(bit[1])を1にした 後 、 要 求 を 出 すこと。
この 際 RSSI 計 測 を 行 うアンテナは PERI_CNT1 レジスタで 設 定 すること。
14.1 プリアンブル 検 出 時 RSSI
フレーム 受 信 にて、プリアンブル 検 出 をすると SFD 検 出 までの 期 間 で 自 動 的 に RSSI 計 算 を 行 い、 計 算
値 は 受 信 フレームの 最 後 に 1 バイトで 付 加 され 外 部 uC に 送 出 される。ただし、 受 信 強 制 終 了 ( 受 信 中 に
OP_MODE レジスタの TXRX_EN フィールド(bit[1])=0 に 設 定 )をした 場 合 には、RSSI 値 は 付 加 されな
い。
14.2 RSSI 計 測 要 求 時 RSSI
RSSI 計 測 要 求 は RXFRMCTR レジスタの RSSI_REQ フィールド(bit[3])で 行 う。SFD 検 出 以 降 のフ
レーム 受 信 中 に、RSSI 計 測 要 求 を 受 けた 場 合 には、 受 信 完 了 まで 待 って RSSI 計 測 を 行 う。
フレーム 受 信 中 以 外 かつ SFD 検 出 前 に RSSI 計 測 要 求 を 受 けた 場 合 には、 要 求 を 受 けたタイミングか
ら RSSI 計 測 を 開 始 する。RSSI 計 測 要 求 を 受 信 すると、RSSI 計 測 処 理 が 完 了 した 時 点 で IRQ 信 号 が 外
部 uC に 向 けて 発 生 される。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_BKOFF フィールド(bit[9])
によりマスクすることが 可 能 である。
フレーム 受 信 開 始 時 と RSSI 計 測 要 求 が 重 なった 場 合 には、フレーム 受 信 が 優 先 される。
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RSSI 計 測 時 間 は、 表 14-1 に 示 すとおりである。
表 14-1 RSSI 計 測 時 間
受 信 レート
RSSI 計 測 時 間
5kbps
約 985usec
10kbps
約 492usec
20kbps
約 246usec
40kbps
約 123usec
50kbps
約 98usec
100kbps
約 49usec
200kbps
約 24usec
2.4kbps
約 2461usec
4.8kbps
約 1231usec
9.6kpbs
約 615usec
150kbps
約 39usec
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15 SENSE 機 能
SENSE は RXWAIT ステートで、チャネルの 情 報 を 把 握 するのに 使 用 する。RXFRMCTR レジスタの
SENSE_REQ フィールド(bit[2])に 1 を 設 定 すると、 本 機 能 が 有 効 になる。SENSE 要 求 後 、 受 信 モードに
遷 移 し、AGC を 行 った 後 、RSSI 値 を 計 測 する。RSSI 計 測 後 は、RXWAIT ステートに 戻 る。
RSSI 計 測 後 、CCA_CTRレジスタのSENSE_LEVELフィールド(bit[15:8])で 指 定 した 閾 値 よりもRSSI
計 測 値 が 大 きい 場 合 にはIRQ 信 号 (INT_BKOFF)が 発 生 する。SENSE 用 のRSSI 計 測 時 間 は、 表
15-1 に 示 すとおりである。 本 IRQ 信 号 はINTMSKレジスタのMSK_BKOFFフィールド(bit[9])によりマス
クすることが 可 能 である。
SENSE 機 能 は、アンテナダイバ 機 能 が OFF の 状 態 (DIVER レジスタの ENABLE フィールド
(bit[15])=0 に 設 定 )でのみ 動 作 する。
受 信 レート
5kbps
10kbps
20kbps
40kbps
50kbps
100kbps
200kbps
2.4kbps
4.8kbps
9.6kpbs
150kbps
表 15-1 SENSE 用 RSSI 計 測 時 間
SENSE 用 RSSI 計 測 時 間
約 246usec
約 123usec
約 62usec
約 31usec
約 25usec
約 12usec
約 6usec
約 308usec
約 154usec
約 77usec
約 5usec
16 CSMA 機 能
レジスタ 設 定 により、 送 信 前 にバックオフ+キャリアセンスをする 設 定 になっている 場 合 、もしくは
BACKOFF 要 求 (バックオフ+キャリアセンスのみを 実 行 するモード)が 外 部 uC から 発 行 された 場 合 、フ
ローチャートに 従 ったバックオフとキャリアセンスを 実 行 し、Success もしくは Failure を 結 果 として 外 部 uC
に 返 す。 送 信 前 のバックオフ+キャリアセンス 実 行 で Failure となった 場 合 には、 送 信 失 敗 として 結 果 を
STATUS レジスタの TXFAIL_INFO フィールド(bit[2:0])に 格 納 し、 外 部 uC に 送 信 失 敗 の IRQ 信 号
(INT_TXFAIL)を 発 生 させる。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_TXFAIL フィールド
(bit[4])によりマスクすることが 可 能 である。
CSMA 機 能 は、アンテナダイバ 機 能 が OFF の 状 態 (DIVER レジスタの ENABLE フィールド
(bit[15])=0 に 設 定 )でのみ 動 作 する。アンテナダイバを 動 作 させた 状 態 で CSMA 機 能 を 使 う 場 合 には、
DIVER レジスタの ENABLE フィールド(bit[15])を 0 に 設 定 後 、 一 部 OP_MODE レジスタの TXRX_EN
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フィールド(bit[1])を 0 にして、 再 度 TXRX_EN フィールド(bit[1])を1にした 後 、 要 求 を 出 すこと。この 際
RSSI 計 測 を 行 うアンテナは PERI_CNT1 レジスタで 設 定 すること。
外 部 uC からの BACKOFF 要 求 (TXFRMCTR レジスタの BKOFF_REQ フィールド(bit[6]))では、
Success もしくは Failure の 結 果 を TXFRMCTR レジスタの BKOFF_RESULT フィールド(bit[7])に 格 納
する。BACKOFF 要 求 動 作 の 終 了 後 は、 外 部 uC に BACKOFF 要 求 処 理 終 了 の IRQ 信 号 を 発 生 させる。
なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_BKOFF フィールド(bit[9])によりマスクすることが 可 能
である。
BACKOFF では、Slotted モード 中 の 動 作 と Slotted モード 外 の 動 作 の 2 種 類 の 動 作 モードがある。
Slotted モード 中 の 動 作 では、MAC ブロックのクロックで 生 成 されている 送 信 シンボルクロックに 従 って
カウントされたバックオフタイマカウンタにより、バックオフバウンダリ(バックオフカウンタが 設 定 値 までカウ
ント 完 了 したタイミング)まで 待 った 後 に、ランダムバックオフを 実 行 する。ランダムバックオフ 時 間 分 だけ 待
った 後 、 次 のバックオフバウンダリにてキャリアセンスを 行 い、キャリアがない 場 合 には、CW をデクリメント
する。 再 度 ランダムバックオフを 実 行 するが、このときのランダム 値 は 再 度 発 生 される。CW が 1 になるまで
この 動 作 を 繰 り 返 した 後 Success と 判 定 する。ランダムバックオフ 後 のキャリアセンスで、キャリアを 検 出 し
た 場 合 には、 乱 数 の 発 生 範 囲 を 広 げる(NB+1) 設 定 をした 後 、 再 度 乱 数 生 成 をしてランダムバックオフを
実 行 する。NB が 上 限 に 達 した 時 点 で Failure と 判 定 する。
Slotted モード 外 の 動 作 では、バックオフバウンダリまで 待 つ 動 作 と、CW による 繰 り 返 し 検 出 は 無 い。す
なわち、ランダムバックオフ 後 にキャリアセンスを 一 回 だけ 実 施 し、キャリアが 検 出 されない 場 合 に BKOFF
Success とする。キャリアセンス 1 回 分 の 時 間 は RSSI 測 定 時 間 と 同 じである。ランダムバックオフ 後 のキャ
リアセンスで、キャリアを 検 出 した 場 合 には、 乱 数 の 発 生 範 囲 を 広 げる(NB+1) 設 定 をした 後 、 再 度 乱 数 生
成 をしてランダムバックオフを 実 行 する。NB が 上 限 に 達 した 時 点 で Failure と 判 定 する。
CARRIER_SENSE レジスタの MODE フィールド(bit[8])=1 の 場 合 には、キャリアセンスのみを
CARRIER_SENSE レジスタの COUNT フィールド(bit[6:0])で 指 定 された 回 数 分 繰 り 返 し、キャリアがな
いことを 確 認 する 期 間 を 長 く 設 定 することが 可 能 である。CARRIER_SENSE レジスタの IDLE_DETECT
フィールド(bit[7])=1 ではキャリアを 検 出 した 場 合 には、キャリアが 無 くなるまでキャリアセンスを 繰 り 返 し、
乱 数 の 発 生 範 囲 を 広 げる 動 作 は 行 わない。
キャリア 検 出 方 法 は 以 下 の 2 種 類 がある。
• モード 0: フレーム 受 信 中 であれば、BUSY と 判 定 する。
• モード 1: RSSI 測 定 した 結 果 、 閾 値 と 比 較 して BUSY と 判 定 する。
モード 切 替 は、CCA_CTR レジスタの BACKOFF_MODE フィールド(bit[1:0])で 設 定 する。
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CSMA
slotted?
Y
N
set NB,CW,BE
set NB,CW,BE
Locate backoff
period boundary
Wait for
random number
of backoff period
Wait for
random number
of backoff period
reset RC
Carrier Sense on
backoff boundary
reset RC
Carrier Sense on
backoff boundary
RC=RC+1
Y
channel
idle?
N
idle_
detect?
N
NB=NB+1
Reset CW
increment BE
Y
N
CW=1?
Y
REP mode?
Y
RC=Limit
N
N
CW = CW-1
Y
channel
idle?
N
idle_
detect?
N
NB=NB+1
Reset CW
increment BE
Y
N
REP mode?
Y
RC=Limit
Y
N
N
NB>upperlimit?
Y
Y
RC=RC+1
N
NB>upperlimit?
Y
Failure
Success
Failure
Success
図 16-1 BACKOFF シーケンス
17 タイマ 機 能
MN87401 は、 様 々な 動 作 タイミングをサポートするため、タイマを 内 蔵 している。タイマは MAC ブロック
の 動 作 タイミングの 決 定 と 外 部 uC に 対 しての IRQ 信 号 発 生 のタイミング 生 成 が 可 能 である。
17.1 Beacon 周 期 タイマ
Beacon インターバルを 計 測 し、Beacon 送 信 タイミングを 決 定 するためのタイマである。Beacon フレーム
生 成 のための IRQ 信 号 を 生 成 する。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_BEACON フィー
ルド(bit[5])によりマスクすることが 可 能 である。
Beacon Lost 機 能 が ON になっている 場 合 、 本 タイマに 同 期 して、Beacon Lost カウンタをインクリメント
する。
本 タイマは OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])=1 のみ 動 作 する。
17.2 Super Frame 周 期 タイマ
Super Frame のスロット 番 号 と Super Frame 終 了 位 置 を 検 出 するためのタイマである。BEACON 同
期 機 能 が ON になっている 場 合 、Beacon フレームを 受 信 したタイミングに 同 期 して、カウンタ 値 をリセットす
る。
本 タイマは OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])=1 のみ 動 作 する。
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17.3 BACKOFFタイマ
CSMA 処 理 の 際 に BACKOFF タイミングを 生 成 するためのタイマである。CSMA 機 能 と 連 携 して 動 作
する。TXFRMCTR レジスタの BKOFF_REQ フィールド(bit[6])=1 により BACKOFF を 要 求 した 場 合 、
BACKOFF 動 作 終 了 タイミングが IRQ 信 号 (INT_BKOFF)として 生 成 する。なお、 本 IRQ 信 号 は
INTMSK レジスタの MSK_BKOFF フィールド(bit[9])によりマスクすることが 可 能 である。
17.4 CAP 期 間 計 測 タイマ
CAP 期 間 は Beacon 開 始 と 同 時 に 始 まり、SLOT_CTR レジスタの FINAL_CAP_POS フィールド
(bit[11:8])で 設 定 された Super Frame スロットが 終 わったタイミングで 完 了 する。CAP 期 間 が 完 了 すると、
次 の Beacon 開 始 タイミングまでは、GTS フレーム、Beacon フレーム、 緊 急 フレーム 以 外 のフレーム 送 信
ができない。CAP 期 間 の 終 了 タイミングは IRQ 信 号 (INT_CAPEND)として 生 成 される。なお、 本 IRQ 信
号 は INTMSK レジスタの MSK_CAPEND フィールド(bit[10])によりマスクすることが 可 能 である。
本 タイマは OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])=1 のみ 動 作 する。
17.5 GTSタイマ
GTS フレーム 送 信 タイミングの 生 成 と、GTS フレーム 送 信 のための IRQ 信 号 (INT_GTS)を 生 成 する
ためのタイマである。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_GTS フィールド(bit[6])によりマス
クすることが 可 能 である。Beacon 同 期 機 能 は ON になっている 場 合 、Beacon フレームを 受 信 したタイミン
グに 同 期 して、カウンタ 値 をリセットする。
本 タイマは OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])=1 のみ 動 作 する。
17.6 IFSタイマ
SIFS、LIFS 待 ちを 計 測 するためのタイマである。MAC ブロック 内 でフレーム 送 信 完 了 時 に 自 動 的 に 起
動 される。SIFS 時 間 、LIFS 時 間 は IFS レジスタで 設 定 する。 送 信 したフレームの 長 さと RXLIM レジスタ
の SIFS_SIZE フィールド(bit[7:0])を 比 較 し、RXLIM レジスタよりもフレーム 長 が 長 い 場 合 には、LIFS
が 使 用 される。
ACK 自 動 送 信 時 の IFS には SIFS が 使 用 される。
17.7 ACKタイマ
TXFRMCTR レジスタの ACKREQ_TX1 および ACKREQ_TX0 フィールド(bit[3]あるいは bit[2])に
1 が 設 定 されている 時 、 送 信 フレームは ACK フレームの 受 信 を 期 待 する。 本 タイマはこの 際 に 使 用 される
タイマで、フレームを 送 信 してから ACK フレームを 受 信 するまでの 待 ち 時 間 を 計 測 する。このタイマで 計 測
完 了 までに 正 しい ACK フレームが 受 信 できなかった 場 合 には、 送 信 エラーとなり、BKOFF_CTR レジスタ
の RETRY_LIMIT フィールド(bit[7:5])の 設 定 に 応 じて 再 送 処 理 、FAIL 処 理 を 行 う。
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17.8 MISCタイマ
外 部 uC が 汎 用 で TXCLK 信 号 を 用 いてタイミング 生 成 をしたい 場 合 に 使 用 するタイマである。タイマ 計
測 完 了 時 には IRQ 信 号 (INT_MISC)が 生 成 される。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_
MISC フィールド(bit[8])によりマスクすることが 可 能 である。
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18 クロック 生 成 機 能
18.1 MACブロッククロック
MAC ブロックは、データレートに 対 応 した 各 種 タイミングを 生 成 するためにシンボルレートに 相 当 する
SymbolCLK を 独 自 に 生 成 している。この SymbolCLK は MAC ブロックの 全 タイマと 送 信 データレート 生
成 に 使 用 される。
源 発 振 は 26MHz であるため、 一 部 のデータレートは 整 数 分 周 できない。このため 2 つの 分 周 器 (X、Y)
を 動 作 させ、 分 周 器 X からの 出 力 を N 周 期 した 信 号 と、 分 周 器 Y からの 出 力 を M 周 期 した 信 号 を 組 み 合
わせることで 所 望 のデータレートを 生 成 する。シンボルレートが 26MHz の 整 数 分 周 で 生 成 できる 場 合 には、
X、Y に 同 一 の 値 を 設 定 し、かつ M、N に 0 を 設 定 すること。
DividerValue(X)
(from Register)
DividerValue(Y)
(from Register)
Divider(X)
Divider(Y)
XTAL
CLK
(26MHz)
(M)
(N)
CLK
MUX
OVCLK
Divide
1013
BitCLK
Divide
SYM
SymbolCLK
図 18-1 クロック 生 成 部 ブロック
MUX cycle(M/N)
(from Register)
Divide number Bit/Symbol number
(from Register) (from Register)
分 周 比 は TXCLK1、TXCLK2 レジスタで 設 定 する。26MHz を 基 本 周 波 数 としてビットクロックの 10 倍
もしくは 13 倍 のクロックを 生 成 (OVCLK)し、そのクロックを 10 分 周 もしくは 13 分 周 することでビットクロッ
クを 生 成 する。
このクロックから MAC 動 作 クロックである SymbolCLK が 生 成 される。SymbolCLK は、ビットクロック
と 同 じ(1 ビット/シンボル)、4 分 周 (4 ビット/シンボル)、8 分 周 (8 ビット/シンボル)、32 分 周 (32 ビット/シンボ
ル)が 選 択 可 能 である。
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表 18-1 送 信 レートごとの TXCLK1,2 レジスタの 設 定 値
Mode
Filtered-FSK/FSK
ChipRate ovclk ovclk bit ratio TXCLK1 TXCLK2
BitRate (Y)Hz (X)Hz dev
2.4K 24.03K 23.99K 10 1:2 0C39h 143Bh
4.8K 48.06K 47.97K 10 1:2 0A1Ch 121Dh
5K 50.00K 50.00K 10 1:1 0A07h 0207h
9.6K 96.30K 95.94K 10 1:5 090Dh 410Eh
10K 100.0K 100.0K 10 1:1 0903h 0103h
20K 200.0K 200.0K 10 1:1 0881h 0081h
40K 400.0K 400.0K 10 1:1 0840h 0040h
50K 500.0K 500.0K 10 1:1 0833h 0033h
100K 1000K 1000K 10 1:1 0819h 0019h
150K 1444K 1529K 10 1:2 0811h 1010h
200K 2000K 2000K 10 1:1 080Ch 000Ch
18.2 PHYブロッククロック(TX)
TX ブロックのクロックは MAC 動 作 クロックと 同 一 クロックである。ただし、 送 信 動 作 をしていない 時 には
本 クロックは 停 止 している。
18.3 PHYブロッククロック(RX)
RX ブロックのクロックは、CCA_CTR レジスタの FSK_RX_RATE フィールド(bit[5:2])で 設 定 される。
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19 PHY 機 能
19.1 概 要
PHY ブロックはプリアンブル 生 成 とデータホワイトニング、マンチェスタエンコードなどのデータエンコード
を 行 う。
機 能
TX 機 能
RX 機 能
FSK、Filtered-FSK 変 調
プリアンブル 自 動 挿 入
PN9 によるホワイトニング
マンチェスタエンコード
テスト 信 号 送 信
FSK、Filtered-FSK 復 調
プリアンブル 検 出
SFD 検 出
PHR によるフレーム 長 検 出
AGC
AFC
アンテナダイバシティ
マンチェスターデコード
19.2 サポート 変 調 モード
変 調 モードは、FSK、Filtered-FSK の 2 種 類 をサポートしている。 各 モードは、PHY_OP レジスタの
FSKEN、GFSKEN フィールド(bit[8]および bit[7])で 選 択 される。
表 19-1 変 調 モード 設 定
Field name Filtered-FSK FSK
FSKEN 1 1
GFSKEN 1 0
FSK、Filtered-FSKでのサポートビットレートとModulation Indexの 関 係 を 表 19-2 に 示 す。
表 19-2 FSK のレートと Modulation Index の 関 係
Bit rate
[kbps]
Modulation
index
4.8 5 9.6 10 20 40 50 100 150 200
1.0 0.5 0.5 0.5 0.5 0.5 1.0 1.0 0.5 0.5/
1.0
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19.3 データホワイトニングとエンコーディング
PHY_OPレジスタのWHITENINGフィールド(bit[3:2])によりホワイトニングを 有 効 にすると、 擬 似 ラン
ダムパターンPN9 で 生 成 されたビット 列 を 使 って、 送 信 フレームをスクランブルする。PN9 の 初 期 値 は
PHRCTRレジスタのWHITENING_SEEDフィールド(bit[7:0])により 設 定 される。PHY_OPレジスタの
WHITTENINGフィールドの 最 上 位 ビット(bit[3])=1 の 時 は、PHR 長 は 2 オクテットで、OP_MODEレジ
スタのPHR_MHR_ENフィールド(bit[5])=1 に 設 定 されていなければならず、 受 信 時 においては 10.4 章 に
記 載 されているようにPHR[3]でホワイトニングするか 否 かが 決 定 される。
表 19-3 Whitening 動 作
送 信 時
PHR_LEN PHR_MH WHITENING 動 作 内 容
R_EN [1:0]
- -
00 Whitening 演 算 をしない
01 PHR より Whitening 演 算 をする
10 Whitening 演 算 をしない
11 MHR より Whitening 演 算 をする
受 信 時
PHR_LEN PHR_MH
R_EN
1 -
2
0
1
WHITENING 動 作 内 容
[1:0]
00 Whitening 演 算 をしない
01 PHR より Whitening 演 算 をする
1x
設 定 不 可
00 Whitening 演 算 をしない
01 PHR より Whitening 演 算 をする
1x
設 定 不 可
00 Whitening 演 算 をしない
01 PHR より Whitening 演 算 をする
1x
PHR[3]=0 Whitening 演 算 をしない
PHR[3]=1 MHR より Whitening 演 算 をする。
また PHY_OP レジスタの PHY_CODING フィールド(bit[1:0])=01b に 設 定 することで、 送 信 フレーム
は、マンチェスタ 符 号 でエンコードされる。ホワイトニングとエンコーディングの 両 方 を 有 効 に 設 定 すると、 送
信 フレームデータをマンチェスタ 符 号 でエンコードしたのち、ホワイトニング 処 理 を 行 う。 受 信 時 には、マンチ
ェスタ 符 号 をデコードする。
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Preamble
SFD PHY Header MAC BODY
CRC
Whitening Initialized
Whitening range
depending on
register and PHR
setting
Whitening Initialized
Whitening range
Preamble
SFD PHY Header MAC BODY
CRC
Manchester coding
図 19-1 ホワイトニングとマンチェスタエンコード 範 囲
19.4 プリアンブル 同 期
プリアンブル 同 期 は、プリアンブルパターン(101010 または 010101 の 繰 り 返 し)を 検 出 してデータのサン
プリングポイントを 決 定 する。SYNC_CTR レジスタの DETECT_PERIOD フィールド(bit[3:0])で 示 される
プリアンブル 検 出 長 分 の 01 パターンの 変 化 を 平 均 化 し、 平 均 化 されたデータの 変 化 点 (0 から 1 および 1
から 0)から 変 化 点 までの 中 央 をデータサンプリング 位 置 として 決 定 し、プリアンブル 検 出 とする。
19.5 PHRによるフレーム 長 検 出
PHR 長 が FIELD_CTR レジスタの PHR_LEN フィールド(bit[2:0])により 0 以 外 に 設 定 されている 場
合 、フレーム 受 信 時 のフレーム 長 を PHR より 決 定 する。CRC が 付 加 されている 場 合 には、PHR の 値 を 使
用 して CRC 値 が 付 加 されている 位 置 を 決 定 する。また、フレーム 受 信 中 に 受 信 信 号 レベルが 小 さくなり 正
常 に 受 信 できなくなった 場 合 でも、PHR で 決 定 されてフレーム 長 分 だけ 受 信 動 作 を 継 続 する。この 場 合
MHR フィルタエラーもしくは CRC エラーとして 受 信 失 敗 で 受 信 動 作 が 終 了 する。
19.6 AFC
AFC の 有 効 ・ 無 効 は FAFC_OPE1 レジスタの AFC_EN フィールド(bit[15:14])で 設 定 される。
FAFC_OPE1 レジスタの AFC_EN フィールド(bit[15:14])フィールドを 11b に 設 定 した 状 態 で、
AFC_COARSE_LOAD レジスタの ENABLE フィールド(bit[15])=1 に 設 定 すると、AFC を 実 行 する 際 に
必 要 となる 周 波 数 補 正 値 を、 外 部 uC より 固 定 値 に 設 定 することが 可 能 となる。なお、その 周 波 数 補 正 値
は、AFC_COARSE_LOAD レジスタの LOAD_DAT フィールド(bit[13:0])および AFC_FINE_LOAD レ
ジスタに 書 き 込 まれた 値 となる。
19.7 AGC
AGC はプリアンブル 部 の 受 信 電 力 を 計 算 し、 復 調 に 最 適 なレベルに RF 部 のゲインを 制 御 する。
AGC_CTR レジスタの AVELEN フィールド(bit[11:10])により、AGC 時 の 電 力 計 算 に 用 いるサンプル 数
を 設 定 する。また AGC 制 御 により、RF 部 のゲインを 変 更 した 際 のゲイン 安 定 までに 必 要 時 間 を、
AGC_CTRL レジスタの GAIN_WAIT フィールド(bit[9:8])で 設 定 する。AGC は 同 レジスタの FIX フィー
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ルド(bit[7])により 固 定 モードに 設 定 することもできる。 固 定 モードの 際 には、 同 レジスタの LOAD_VAL フ
ィールド(bit[3:0])で 設 定 されるゲインに AGC 制 御 値 は 固 定 される。LOAD_VAL フィールドによる AGC
制 御 値 は-1~59dB の 間 で 設 定 が 可 能 である。なお、 本 制 御 値 のデフォルト 値 は 0fh(59dB)である。
19.8 アンテナダイバシティ
受 信 時 にはアンテナ 2 本 を 切 り 替 えて 受 信 を 行 うアンテナダイバシティ 機 能 を 内 蔵 している。アンテナダ
イバシティ 機 能 は 表 19-4 で 示 されるモードを 用 意 している。アンテナの 切 り 替 え 信 号 は、 表 4-1 に 示 され
る 端 子 より 出 力 される。アンテナダイバシティはDIVERレジスタのENABLEフィールド(bit[15])=1 にする
ことで 動 作 する。
表 19-4 アンテナダイバシティモード 設 定
MODE
機 能
0 2 つのアンテナを 切 り 替 えて、アンテナごとに 受 信 信 号 の 電 力 測 定
し、 測 定 結 果 が 大 きいアンテナで 受 信 開 始 する。 選 択 したアンテナ
で DIVER レジスタの SYNC_TIMOUT フィールド(bit[6:0])で 設 定
された 時 間 内 にプリアンブル 検 出 が 出 来 なかった 場 合 、アンテナ 選
択 からやり 直 す。この 動 作 をプリアンブル 検 出 できるまで 続 ける。
1 DIVER レジスタの SYNC_TIMOUT フィールド(bit[6:0])で 設 定 さ
れた 時 間 内 にプリアンブルが 検 出 できなかった 場 合 、アンテナを 切
り 替 える。この 動 作 をプリアンブル 検 出 できるまで 続 ける。
受 信 アンテナの 情 報 は、DIVER レジスタの RCV_ANT フィールド(bit[12])で 確 認 可 能 である。また、
受 信 アンテナ 情 報 は、 受 信 フレームバッファ 内 の RSSI 値 格 納 アドレスの 次 のアドレスにも 書 き 込 まれる。
ただし、 外 部 uC が 受 信 強 制 終 了 を 実 行 すると、RSSI 値 、 受 信 アンテナ 情 報 共 に 受 信 フレームバッファに
は 書 き 込 まれない。
送 信 アンテナの 設 定 は DIVER レジスタの ENABLE フィールド(bit[15])により 以 下 のように 設 定 でき
る。
表 19-5 送 信 アンテナ 設 定
送 信 フレームバッファからの 送 信 自 動 送 信 ACK フレーム
ENABLE=0 PERI_CNT1 レジスタの ant1,ant0 フィールド(bit[1:0])の 値 で 設 定 さ
れる。
ENABLE=1 INFO0 の bit[7] 設 定 に 従 う 受 信 したアンテナと 同 一 アンテナ
を 選 択
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20 送 信 用 フィルタ
変 調 信 号 は PLL 変 調 器 より 出 力 される。 送 信 データに 応 じて PLL シンセサイザの 出 力 周 波 数 を 制 御 す
ることで FSK、Filtered-FSK 変 調 信 号 を 生 成 する。
PLL 変 調 器 の 周 波 数 制 御 は、 内 蔵 されているフィルタにより 設 定 される。そのフィルタ 構 成 は 図 20-1 に
示 す 通 りであり、COEF0~5、MUL 値 はレジスタGFSK_COEF01、GFSK_COEF23、GFSK_COEF45
レジスタにより 設 定 される。
TX bit
T T T T T T T T T
T
T
COEF0
COEF1 COEF2 COEF3 COEF4 COEF5 COEF5 COEF4 COEF3 COEF2
COEF1
+ADD1
COEF0
MUL
Σ
PLL_CTRL
図 20-1 送 信 用 フィルタブロック(PHY_OP レジスタの GFSKEN フィールド(bit[7])=1 時 )
フィルタは 12 タップで 構 成 されており、 各 タップの 係 数 は 以 下 の 通 りである。
COEF0: 4bits (Tap0,11)
COEF1: 5bits (Tap1,10) ただし、TAP10 は COEF1+ADD1
COEF2: 6bits (Tap2,9)
COEF3: 7bits (Tap3,8)
COEF4: 7bits (Tap4,7)
COEF5: 7bits (Tap5,6)
COEF0
COEF1+ADD1
COEF2
COEF3
COEF4
COEF5
COEF5
COEF4
COEF3
COEF2
COEF1
COEF0
図 20-2 送 信 用 フィルタ 形 状
これらの 係 数 に Gaussian フィルタ 用 係 数 を 設 定 すると Filtered-FSK の 出 力 になる。
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Gaussian フィルタが 不 要 の 場 合 (FSK)には、GFSK_COEF45 レジスタのみを 使 用 する。
TX bit
T
COEF4,5
MUL
PLL_CTRL
図 20-3 送 信 用 フィルタブロック(PHY_OP レジスタの GFSKEN フィールド(bit[7])=0 時 )
Gaussian フィルタが 不 要 の 場 合 、COEF4,5 で 表 される 係 数 は 11 ビットであり、 係 数 の 下 位 7 ビットが
COEF4 フィールドの bit[6:0]、 上 位 4 ビットが COEF5 フィールドの bit[3:0]になる。
MUL 設 定 は、フィルタの 出 力 を 1、2、4、0.5、0.25 倍 する 係 数 であり、GFSK_COEF01 レジスタの
MUL フィールド(bit[15:13])で 選 択 される。
表 20-1 設 定 値 と MUL 値 の 関 係
設 定 MUL 値
000b ×1(デフォルト)
001b ×2
010b ×4
011b ×0.5
100b ×0.25
MUL 値 が 0.5 もしくは 0.25 に 設 定 されている 場 合 、PLL_CTRL 出 力 の 小 数 点 以 下 の 部 分 は 絶 対 値
が 大 きくなる 方 向 に 丸 め 計 算 される。
図 20-1、 図 20-3 中 のTx_bitは 送 信 データであり、1 の 場 合 にはフィルタに 1 が、0 の 場 合 にはフィルタ
に-1 が 入 力 される。
同 図 中 の PLL_CTRL は PLL 制 御 信 号 であり、 最 終 的 な PLL シンセサイザへの 出 力 信 号 は、
PLL_CTRL × 156.25 [Hz]を 表 す 信 号 となる。
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表 20-2 Filtered-FSK 時 のフィルタ 係 数 の 設 定 例
Data Rate
GFSK_COEF01 GFSK_COEF23 GFSK_COEF45
(Modulation index)
2.4k (M=2.0) 8002h 0406h 080Ah
4.8k (M=0.5) 8001h 0203h 0405h
4.8k (M=1.0) 6001h 0203h 0405h
9.6k (M=0.5) 6001h 0203h 0405h
10k (M=0.5) 6002h 0203h 0405h
20k (M=0.5) 6002h 0407h 090Ah
40k (M=0.5) 0002h 0407h 090Ah
50k (M=1.0) 0006h 0B10h 1619h
100k (M=1.0) 000Ch 1521h 2C32h
150k (M=0.5) 0008h 1019h 2126h
200k (M=0.5) 000Ch 1521h 2C32h
200k (M=1.0) 0018h 2B42h 5764h
表 20-3 FSK 時 のフィルタ 係 数 の 設 定 例
Data Rate
GFSK_COEF01 GFSK_COEF23 GFSK_COEF45
(Modulation index)
2.4k (M=2.0) 8000h 0000h 3D00h
4.8k (M=0.5) 8000h 0000h 1F00h
4.8k (M=1.0) 8000h 0000h 3D00h
9.6k (M=0.5) 8000h 0000h 3D00h
10k (M=0.5) 8000h 0000h 4000h
20k (M=0.5) 8000h 0000h 0001h
40k (M=0.5) 8000h 0000h 0002h
50k (M=1.0) 8000h 0000h 0005h
100k (M=1.0) 6000h 0000h 0005h
150k (M=0.5) 8000h 0000h 4007h
200k (M=0.5) 6000h 0000h 0005h
200k (M=1.0) 0000h 0000h 0005h
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21 フレームバッファ
フレームバッファは、 送 信 フレーム、 受 信 フレーム、 自 動 応 答 用 ACK フレーム、RF 自 動 設 定 用 パラメー
タ 群 を 格 納 して 置 くためのバッファであり、 全 部 で 1Kbyte の 容 量 がある。
21.1 メモリマップ
送 信 フレームバッファ 1 および 2、 受 信 フレームバッファ、ACKフレームバッファ、RF 設 定 用 パラメータバ
ッファが 表 21-1 フレームバッファマップ、バッファ 名 定 義 に 示 されるようにフレームバッファ 内 に 格 納 され
る。
表 21-1 フレームバッファマップ、バッファ 名 定 義
アドレス
バッファ 名 定 義
バッファ 内 容
000~0ffh 送 信 フレームバッファ 1
送 信 データを 格 納 する 第 1 バッファ
100~10fh
ACK フレームバッファ
ACK 自 動 応 答 に 用 いる ACK データを 格
納 するバッファ
リザーブ
120h~21fh 送 信 フレームバッファ 2
送 信 データを 格 納 する 第 2 バッファ
リザーブ
240h~33fh
受 信 フレームバッファ
受 信 データを 格 納 するバッファ
リザーブ
380h~
RF 設 定 用 パラメータバッファ
RF_TXSTART_PARA RF_TX 開 始 設 定
RF_TXEND_PARA RF_TX 終 了 設 定
RF_RXSTART_PARA RF_RX 開 始 設 定
RF_RXEND_PARA RF_RX 終 了 設 定
RF_RXEN_OFF RX-RX 遷 移 設 定
コメント
開 始 アドレス 固 定
開 始 アドレス 固 定
-
開 始 アドレス 固 定
-
開 始 アドレス 固 定
-
開 始 アドレスはレジスタ
設 定 で 可 変
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000h
TX frame buffer 1
(256Bytes)
info
SFD
PHR
MHR
3bytes
0-3bytes
0-7bytes
100h
110h
120h
220h
240h
340h
380h
3FFh
(1024bytes)
ACK(16bytes)
RESERVED(16bytes)
TX frame buffer 2
(256Bytes)
Reserved(32bytes)
RX frame buffer
(256Bytes)
Reserved(64bytes)
RFparams(128Bytes)
AUX
CoM
flag
Payload
Nonce
info
SFD
PHR
FC
SQN
len
RFpara#1
RFpara#2
MAC frame
(exclude CRC)
×n
3bytes
0-3bytes
0-7bytes
2bytes
1bytes
PHR
MHR
AUX
CoM
flag
Nonce
Payload
0-7bytes
MAC frame
図 21-1 フレームバッファ 格 納 データ
CRC
LQI
RXANT
外 部 uC からフレームバッファへ 複 数 バイト 書 き 込 み 動 作 を 実 施 する 場 合 、MN87401 内 部 でアドレスは
自 動 的 にインクリメントされていく。ただし、 送 信 フレームバッファ 1 および 2 への 書 き 込 みにおいて、 自 動 的
にインクリメントされたアドレスが 送 信 データバッファ 1 あるいは 2 のアドレス 上 限 を 超 えると、アドレスは 自
動 的 にデータ 領 域 の 先 頭 アドレスに 戻 る。すなわち、 送 信 フレームバッファ 1(アドレス 000-0ffh)に 書 き 込
みする 場 合 、インクリメントされたアドレスが 100h になった 場 合 には、 次 にデータを 書 き 込 むためのアドレ
スは 自 動 的 に 000h に 戻 る。 送 信 フレームバッファ 2(アドレス 120-21fh)に 書 き 込 みする 場 合 には、インク
リメントしたアドレスが 220h になると、 次 にデータを 書 き 込 むためのアドレスは 自 動 的 に 120h へ 戻 る。
送 信 フレームバッファ 1 および 2 の 連 続 読 み 出 しでは、 領 域 上 限 で 自 動 的 に 領 域 先 頭 に 戻 る 機 能 は 働
かない。
同 様 に、 外 部 uC からフレームバッファを 複 数 バイト 読 み 出 しした 場 合 、MN87401 内 部 でアドレスは 自
動 的 にインクリメントされていく。 送 信 フレームバッファへの 書 き 込 み 時 同 様 、 受 信 フレームバッファへの 読
み 出 しにおいてインクリメントされたアドレスが、 受 信 データ 領 域 (アドレス 240-33fh)のアドレス 上 限 33fh
を 超 えた 時 には、 次 にデータを 読 み 出 すためのアドレスは 自 動 的 に 受 信 データ 領 域 の 先 頭 アドレス 240h
に 戻 される。ただし、 受 信 フレームバッファへの 連 続 書 き 込 み 動 作 時 は、 領 域 上 限 で 自 動 的 に 領 域 先 頭 に
アドレスを 戻 す 機 能 は 働 かない。
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21.2 送 信 フレームバッファのデータフォーマット
送 信 フレームバッファは 21.1 章 に 記 載 したように 2 面 用 意 されている。
送 信 フレームバッファには、 以 下 の 内 容 を 書 き 込 むこと。
• INFO(3 バイト)
• SFD(0-3 バイト 設 定 による)
• PHR(0-7 バイト 設 定 による)
• フレームデータ(MAC フレーム)
送 信 フレーム 先 頭 の INFO は 送 信 フレーム 長 を 設 定 するデータである。PHR が 付 加 されていない 場 合
に 備 えて、INFO にて SFD、PHR を 含 まないデータ 長 が 設 定 される。このデータは 実 際 には Air 上 に 送 信
されない。DIVER レジスタの ENABLE フィールド(bit[15])によりアンテナダイバシティ 機 能 が ON になっ
ている 場 合 には、INFO0 の bit[7]にて 送 信 アンテナ 情 報 を 設 定 する。
7
6
5
4
3
2
1
0
INFO0
ANT
Reserved
INFO1
Reserved
PSDULen[10:8]
INFO2
PSDULen[7:0]
図 21-2 INFO フィールドフォーマット
送 信 時 には、プリアンブル 送 信 の 後 、INFO フィールドの 次 のデータ( 送 信 フレームバッファ 1 ではアドレ
ス 003h のデータ、 送 信 フレームバッファ 2 ではアドレス 123h のデータ)からアドレスをインクリメントしなが
ら 送 信 フレームバッファ 内 のデータを 1 バイトずつ 送 信 していく。PSDULen[10:0]=0 に 設 定 する 場 合 には
SFD、PHR は 必 ず 存 在 する 必 要 があり、PHR[7]=1 かつ OPE_MODE レジスタの PHR_MHR_EN フィ
ールド(bit[5])=1 に 設 定 すること。
MN87401 が 対 応 するフレームフォーマットは、MHR の 存 在 の 有 無 により 2 つのタイプに 分 かれる。
MHR が 存 在 する 場 合 、FC 部 の SEQ ビットによって 以 下 の 2 種 類 がある。PHR~PAYLOAD までのデー
タは、 送 信 時 には CRC 計 算 に 使 用 するだけで、MN87401 内 において 内 容 変 更 は 行 われない。
INFO SFD PHR MHR COM MAC PAYLOAD
INFO SFD PHR MHR AUX COM MAC PAYLOAD
図 21-3 MHR が 存 在 する 場 合 の TX フレームバッファへの 格 納 フォーマット
MHR が 存 在 しない 場 合 には、INFO フィールド 後 に SFD,PHR,MAC ボディの 順 番 に 送 信 データを 格
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納 する。なお、SFD,PHR は 省 略 することが 出 来 る。
INFO
SFD PHR MAC BODY
INFO
SFD
MAC BODY
INFO
MAC BODY
図 21-4 MHR が 存 在 しない 場 合 の TX フレームバッファへの 格 納 フォーマット
INFO フィールドに 設 定 した 送 信 フレームサイズが 送 信 フレームバッファサイズよりも 大 きい 場 合 、フレーム
送 信 時 には、 送 信 フレームバッファの 最 終 アドレス(バッファ 1 の 場 合 0ffh、バッファ 2 の 場 合 21fh)のデー
タを 送 信 後 は、 次 に 送 信 するアドレスは、 送 信 フレームバッファの 先 頭 アドレス(バッファ 1 の 場 合 000h、バ
ッファ 2 の 場 合 120h)に 戻 り、 送 信 を 続 ける。
21.3 受 信 フレームバッファのデータフォーマット
受 信 フレームバッファは 1 面 用 意 されており、 受 信 フレームバッファの 240h アドレスを 先 頭 に、 受 信 した
データが 順 次 格 納 される。 外 部 uC は、240h アドレスから 順 次 データを 読 み 出 すこと。
受 信 フレームは、MHR の 存 在 の 有 無 とは 無 関 係 に 以 下 のようなフォーマットで 受 信 フレームバッファに
格 納 される。
PHR MAC BODY CRC RSSI ANT
図 21-5 PHR が 付 加 されている 場 合 の RX フレームバッファへの 格 納 フォーマット
CRC の 付 加 状 態 に 関 わらず、PHR に 格 納 されているフレーム 長 の 設 定 に 従 って 各 受 信 データが 順 次
格 納 され、1 フレーム 長 分 のデータを 格 納 後 に RSSI データと 受 信 したアンテナ 情 報 が 受 信 フレームバッフ
ァに 格 納 される。ただし、DIVER レジスタの ENABLE フィールド(bit[15])が 0 の 時 にはアンテナ 情 報 は 格
納 されない。
SFD 長 =0 もしくは PHR 長 =0 の 設 定 では、 外 部 uC が 受 信 強 制 終 了 を 実 行 すると、RSSI、ANT 値 は
受 信 フレームバッファに 格 納 されない。
なお、 受 信 フレームバッファサイズよりも 大 きなサイズのフレームを 受 信 する 場 合 、 受 信 フレームバッファ
の 最 終 アドレス 33fh までデータを 格 納 した 後 、 次 に 格 納 するアドレスは 240h に 戻 る。そして 240h から 順
次 アドレスインクリメントしながら 上 書 きで 格 納 を 続 ける。
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22 パケットモードとフラグメントモード
フレームデータの 外 部 uC とのやり 取 りには、パケットモードとフラグメントモードがある。
22.1 パケットモード
パケットモードは、 取 り 扱 う 1 フレーム 長 が 送 信 あるいは 受 信 フレームバッファ 長 よりも 短 い 場 合 など、フ
レーム 単 位 での 処 理 が 可 能 な 場 合 に 使 うモードである。FRM_INF レジスタの FRM_MODE フィールド
(bit[15])=0 に 設 定 することで、 本 モードが 選 択 される。
22.1.1 パケットモード 送 信
送 信 時 には、 送 信 フレーム 全 体 を 送 信 フレームバッファに 蓄 えてから 送 信 動 作 を 起 動 する。 送 信 終 了 時
には、 外 部 uC に 送 信 完 了 / 失 敗 の IRQ 信 号 (INT_TXEND もしくは INT_TXFAIL)が 生 成 される。なお、
本 IRQ 信 号 は INTMSK レジスタの MSK_TXEND フィールド(bit[3])もしくは MSK_TXFAIL フィールド
(bit[4])によりマスクすることが 可 能 である。
microcontroller
The MN87401
Frame
TX
buffer
function
Store whole frame
TX start
Start transmission
INT_TXEND
図 22-1 パケットモードの 送 信 シーケンス
22.1.2 パケットモード 受 信
受 信 時 には、プリアンブル 検 出 時 にプリアンブル 検 出 IRQ 信 号 (INT_DETPRE)が 発 生 する。なお、 本
IRQ 信 号 は INTMSK レジスタの MSK_DETPRE フィールド(bit[13])によりマスクすることが 可 能 である。
その 後 、SFD 検 出 したタイミングで 受 信 開 始 IRQ 信 号 (INT_RXST)が 発 生 する。なお、 本 IRQ 信 号 は
INTMSK レジスタの MSK_RXST フィールド(bit[0])によりマスクすることが 可 能 である。さらに、1 フレー
ムデータを 受 信 フレームバッファに 格 納 した 後 、 受 信 完 了 IRQ 信 号 (INT_RXEND)が 発 生 する。なお、 本
IRQ 信 号 は INTMSK レジスタの MSK_RXEND フィールド(bit[1])によりマスクすることが 可 能 である。
受 信 完 了 IRQ 信 号 を 受 け 取 ったら、 外 部 uC は 受 信 フレームバッファからデータを 読 み 出 し、 読 み 出 し 完 了
後 に 受 信 フレームバッファを 解 放 するために、RXFRMCTR レジスタの RX_BUF_CLR フィールド(bit[1])
を 1 に 設 定 すること。 受 信 失 敗 した 場 合 には、 受 信 失 敗 IRQ 信 号 (INT_RXFAIL)が 発 生 する。 受 信 失 敗
IRQ 信 号 を 受 け 取 った 場 合 も、RXFRMCTR レジスタの RX_BUF_CLR フィールド(bit[1])を 1 に 設 定 す
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ること。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_RXFAIL フィールド(bit[2])によりマスクすること
が 可 能 である。
The MN87401
RX
Frame
function
microcontroller
buffer
Preamble
SFD
INT_DETPRE
INT_RXST
DATA
RSSI
INT_RXEND
DATA Read OUT
RX_BUF_CLR
(RXFRMCTR bit1)
図 22-2 パケットモードの 受 信 シーケンス
22.2 フラグメントモード
フラグメントモードは、 取 り 扱 うフレームの 長 さが 送 信 あるいは 受 信 フレームバッファ 長 (256 バイト)よりも
長 い 場 合 、 低 ビットレートモードで 送 信 時 にフレームを 生 成 しながら 送 信 処 理 を 並 列 に 行 う 場 合 、そして 受
信 時 に 受 信 フレーム 全 体 を 受 信 する 前 に 外 部 uC で 受 信 処 理 を 開 始 したい 場 合 などで 使 用 される。 本 モー
ド 設 定 は、FRM_INF レジスタの FRM_MODE フィールド(bit[15])を 1 に 設 定 することで 選 択 される。
22.2.1 フラグメントモード 送 信
送 信 モードでは、バイト 数 計 測 モード、アドレス 比 較 モードの 2 つのモードがある。この 2 つは、
FRM_INF アドレスの FIFO_MODE フィールド(bit[7])の 設 定 により 選 択 される。
バイト 数 計 測 モード(FIFO_MODE フィールド(bit[7])=0 )では、FRM_INF レジスタの
TXFRMINTR_TH フィールド(bit[6:0])で 設 定 されたバイト 数 分 の 送 信 を 完 了 する 度 に、IRQ 信 号
(INT_BUFEMP)が 発 生 される。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_BUFEMP フィールド
(bit[14])によりマスクすることが 可 能 である。
アドレス 比 較 モード(FIFO_MODE フィールド(bit[7])=1)では、フレームバッファの 読 み 出 しアドレスと 外
部 uC からの 書 き 込 みアドレスの 差 を 計 算 し、 送 信 フレームバッファ 内 の 未 送 信 データ 量 が FRM_INF レ
ジスタの TXFRMINTR_TH フィールド(bit[6:0]) 設 定 値 になった 場 合 に IRQ 信 号 (INT_BUFEMP)が 発
生 される。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_BUFEMP フィールド(bit[14])によりマスクす
ることが 可 能 である。アドレス 比 較 モードを 使 用 する 時 には、フレーム 送 信 中 は 外 部 uC からのフレームバ
ッファへの 書 き 込 みは、 送 信 フレームバッファのみとすること。 加 えて、 書 き 込 み 可 能 な 送 信 フレームバッフ
ァは、 送 信 を 開 始 した 面 、つまり 1 あるいは 2 のいずれか 一 方 のみとし、 常 にアドレスをインクリメントさせな
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がら 書 き 込 みをしていく 必 要 がある。 書 き 込 みアドレスが 送 信 フレームバッファの 上 限 に 到 達 した 場 合 には、
続 くアドレスは 送 信 フレームバッファの 先 頭 に 戻 る 様 に 書 き 込 みアドレスを 操 作 すること。よって、 例 えば 送
信 フレームバッファ 1 と ACK フレームバッファをひとつの 連 続 したメモリライトで 読 み 出 し/ 書 き 込 みするこ
とはできない。
バイト 数 計 測 モード、アドレス 比 較 モードの 両 モードにおいて、INFO フィールド、SFD フィールド、PHR
フィールドも 送 信 バイト 数 、アドレス 比 較 の 対 象 である。
送 信 フレームバッファと PHY ブロックの 間 には 4 オクテット 分 の TX データ FIFO があるため、INFO、
SFD、PHR フィールドおよび 送 信 データの 先 頭 の 数 オクテットはプリアンブル 送 信 の 前 に 送 信 フレームバ
ッファから 読 み 出 される。
TX FIFO
Frame
buffer
PHY
図 22-3 TXFIFO 構 造
TX frame
by PHY
TX ISSUE
BKOFF
Preamble
1 1 9
SFD PHR MAC BODY
Frame Buffer
Read address
INFO
+3,4,5,6,7 +8 +9 +10 +11 +12 +13
Frame buffer
図 22-4 TX 時 のフレームバッファからのデータ 読 み 出 しタイミング
送 信 データの 読 み 出 しは、 送 信 フレームバッファ 1(アドレス 000-0ffh)のデータを 送 信 する 場 合 には、
000h -> 0ffh -> 000h と 送 信 フレームバッファ 1 を 繰 り 返 し 読 み 出 す。 送 信 フレームバッファ 2(アドレス
120-21fh)のデータを 送 信 する 場 合 には、120h->21fh->120h と 送 信 フレームバッファ 2 を 繰 り 返 し 読 み 出
す。このため 送 信 データの 読 み 出 しアドレスが 送 信 フレームバッファの 先 頭 アドレスに 戻 る 前 に、 新 たな 送
信 データを 送 信 フレームバッファに 書 き 込 んでおく 必 要 がある。
送 信 終 了 時 には、 外 部 uC に 送 信 完 了 / 失 敗 の IRQ 信 号 (INT_TXEND もしくは INT_TXFAIL)が 生
成 される。なお、 本 IRQ 信 号 は INTMSK レジスタの MSK_TXEND フィールド(bit[3])もしくは
MSK_TXFAIL フィールド(bit[4])によりマスクすることが 可 能 である。
22.2.2 フラグメントモード 受 信
受 信 モードでは、バイト 数 計 測 モード、アドレス 比 較 モードの 2 つのモードがある。この 2 つは、
FRM_INF アドレスの FIFO_MODE フィールド(bit[7])の 設 定 により 選 択 される。
受 信 時 のバイト 数 計 測 モード(FIFO_MODE フィールド(bit[7])=0)では、PHY ブロックからの 受 信 デー
タが FRM_INF レジスタの RXFRMINTR_TH フィールド(bit[14:8])に 設 定 されたバイト 数 分 受 信 フレー
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ムバッファに 蓄 えられる 度 に IRQ 信 号 (INT_BUFEMP)を 発 生 させる。なお、 本 IRQ 信 号 は INTMSK
レジスタの MSK_BUFEMP フィールド(bit[14])によりマスクすることが 可 能 である。アドレス 比 較 モードで
は、 受 信 フレームバッファへの 書 き 込 みアドレスと 外 部 uC からの 読 み 出 し 要 求 アドレスを 比 較 して、 受 信 フ
レームバッファ 内 の 読 み 出 されていないデータのバイト 数 が RXFRMINTR_TH フィールド 設 定 になった 際
に IRQ 信 号 (INT_BUFEMP )を 発 生 させる。なお、 本 IRQ 信 号 は INTMSK レジスタの
MSK_BUFEMP フィールド(bit[14])によりマスクすることが 可 能 である。
アドレス 比 較 モード(FIFO_MODE フィールド(bit[7])=1)を 使 用 する 時 には、フレーム 受 信 を 開 始 する
前 に 受 信 フレームバッファの 先 頭 アドレスである 240h を 外 部 uC より 読 みだしアクセスしておかなければな
らない。フレーム 受 信 中 は、 外 部 uC から 読 み 出 し 可 能 なフレームバッファは、 受 信 フレームバッファのみで
ある。なお、 本 受 信 フレームバッファを 読 み 出 すには、 外 部 uC は 常 にアドレスをインクリメントさせながら 読
み 出 さなければならない。 読 み 出 しアドレスが 受 信 フレームバッファの 上 限 に 到 達 した 場 合 には、 続 くアドレ
スは 受 信 フレームバッファの 先 頭 に 戻 る 様 に 読 み 出 しアドレスを 操 作 すること。
バイト 数 計 測 モード、アドレス 比 較 モードの 両 モードにおいて、PHR フィールドが 存 在 する 場 合 には、
PHR も 受 信 バイト 数 、アドレス 比 較 の 対 象 である。 受 信 フレーム 最 後 に 付 加 される RSSI も 対 象 に 含 まれ
る。
受 信 データは、 自 動 的 にアドレスがインクリメントされながら 受 信 フレームバッファ(アドレス 240-33fh)が
書 き 込 まれる。 本 書 き 込 みは、240h->33fh->240h と 受 信 フレームバッファへ 繰 り 返 し 書 き 込 みを 続 けられ
る。このため 受 信 データの 書 き 込 みアドレスが 240h に 戻 る 前 に、 受 信 フレームバッファのデータを 外 部 uC
は 読 み 出 さなければならない。
受 信 時 のプリアンブル 検 出 、 受 信 開 始 、 受 信 完 了 、 受 信 失 敗 の 各 割 り 込 みは、パケットモードと 同 様 に
生 成 され、 個 別 にマスクが 可 能 である。
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The MN87401
microcontroller
Frame
TX
buffer
function
INFO
INFO
SFD
Store part of frame
TX start
Start transmission and counting
INT_BUFEMP
Store next part of frame
INT_BUFEMP
Store last part of frame
INT_BUFEMP
INT_TXEND
Reached to
threshold
Reached to
threshold
Reached to
threshold
Counting
bytes
Counting
bytes
Counting
bytes
図 22-5 フラグメントモード(バイト 数 計 測 モード)の 送 信 シーケンス
The MN87401
RX
Frame
function
buffer
microcontroller
Preamble
SFD
INT_DETPRE
INT_RXST
DATA
Counting
bytes
Counting
bytes
Counting
bytes
RSSI
Reached to
threshold
DATA Read OUT
Reached to
threshold
DATA Read OUT
Reached to
threshold
DATA Read OUT
INT_RXEND
RX_BUF_CLR
(RXFRMCTR bit1)
図 22-6 フラグメントモード(バイト 数 計 測 モード)の 受 信 シーケンス
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23 RFパラメータのデータフォーマット
23.1 RF 設 定 用 パラメータバッファ 領 域 の 設 定
RF パラメータを 設 定 するためには、まず RF_PARAM_ADDR レジスタの RF_TXSTART_PARA、
RF_TXEND_PARA、RF_RXSTART_PARA、RF_RXEND_PARA、RF_RXEN_OFF フィールドに、 各
RF パラメータが 格 納 されている 領 域 の 先 頭 アドレスを 示 すポインタ 値 を 書 き 込 まなければならない。 上 記
各 フィールドに 書 き 込 まれた 値 とポインタが 示 すアドレスとの 間 には 以 下 の 関 係 式 が 成 立 する。また、この
アドレスが RF 設 定 用 パラメータバッファ 領 域 を 決 定 する。
アドレス = RF_XXXX_PARA × 4
各 フィールド 値 はユーザが 自 由 に 設 定 出 来 るが、 必 ず 各 RFパラメータコマンドの 設 定 に 必 要 なメモリ 領
域 を 確 保 するように 設 定 しなければならない。 表 23-1 は、 推 奨 する 上 記 各 フィールドの 設 定 値 と、その 設
定 値 に 対 応 するアドレスを 示 している。
表 23-1 RF パラメータ 格 納 ポインタ
フィールド 名 設 定 値 アドレス 内 容
RF_TXSTART_PARA E0h 380h 送 信 開 始 時 の RF への 設 定 パラメータへのポインタ
RF_TXEND_PARA E4h 390h 送 信 終 了 時 の RF への 設 定 パラメータへのポインタ
RF_RXSTART_PARA E8h 3A0h 受 信 開 始 時 の RF への 設 定 パラメータへのポインタ
RF_RXEND_PARA F0h 3C0h 受 信 終 了 時 の RF への 設 定 パラメータへのポインタ
RF_RXEN_OFF F8h 3E0h RF を 停 止 させるための 設 定 パラメータへのポインタ
23.2 RFパラメータ 格 納 フォーマット
RFパラメータは、 表 23-1 の 各 ポインタに 対 応 するアドレスを 起 点 に、 表 23-2 のように 格 納 すること。
表 23-2 RF パラメータ 格 納 フォーマット
Offset 値 (byte) 内 容
+0 パラメータ 長 (Len)
+1~Len コマンド
23.2.1 コマンドフォーマット
コマンドフォーマットは 2 タイプ 存 在 する。それぞれのコマンドタイプに 対 するコマンドフォーマットを 以 下
に 示 す。
コマンドタイプ 1
コマンドタイプ 1 は、RF、PHYへの 制 御 を 行 うためのRFパラメータコマンドである。 本 タイプでは、 表 23-3
に 示 したように、アドレスを 意 味 するPA(2bit 幅 )とアドレスPAに 対 応 するRF 設 定 コマンドPD(4bit 幅 )を 設
定 する 必 要 がある。 表 23-4 は、PAで 設 定 された 各 アドレスに 対 応 するRF 設 定 コマンドを 示 しており、
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PD[4:0]で 制 御 信 号 を 1/0 に 設 定 できる。
表 23-3 コマンドタイプ1 の RF パラメータコマンドフォーマット
Offset 内 容
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
+0 0 PA[1:0] PD[4:0]
表 23-4 コマンドタイプ1 の 制 御 内 容
PA
PD[4:0]での 制 御 内 容
bit4 bit3 bit2 bit1 bit0
0 RXFEON RXBBON RXADON RXBGON RXRGON
1 - TXANON TXPAON TXDRON TXBGON
2 - - - RXTXSW ADRST
3 - - - - RXPHYON
RF 制 御 信 号
RXFEON:
RXBBON:
RXADON:
RXBGON:
RXRGON:
TXPAON:
TXDRON:
TXBGON:
RXTXSW:
ADRST:
表 23-5 コマンドタイプ1 の 制 御 内 容
内 容
1: RX_LNA,MIX 回 路 ON
0: RX_LNA,MIX 回 路 OFF
1: RX IF ON
0: RX IF OFF
1: RX AD ON
0: RX AD OFF
1: RX 用 バンドギャップ 回 路 ON
0: RX 用 バンドギャップ 回 路 OFF
1: RX 用 LDO 回 路 ON
0: RX 用 LDO 回 路 OFF
1: TX PA ON
0: TX PA OFF
1: TX DRV ON
0: TX DRV OFF
1: TX 用 バンドギャップ 回 路 ON
0: TX 用 バンドギャップ 回 路 OFF
1: シンセRX モード
0: シンセTX モード
1: ADC リセット
0: ADC 通 常 動 作
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RXPHYON:
1: PHY の RX イネーブル
0: PHY の RX ディセーブル
コマンドタイプ 2
コマンドタイプ 2 はウエイト 時 間 を 設 定 する RF パラメータコマンドである。bit[5:0]で 表 される 時 間 がウエ
イト 時 間 として 設 定 される。 設 定 時 間 の 単 位 は 1us である。
表 23-6 コマンドタイプ2 の RF パラメータコマンドフォーマット
Offset
内 容
bit7 bit6 bit5 bit4 bit3 bit2 bit1 bit0
+0 1 0 Wait Time in usec
23.3 RFパラメータコマンド 一 覧 ( 例 )
以 表 は、RF_PARAM_ADDR レジスタの 各 RF_TXSTART_PARA 、 RF_TXEND_PARA 、
RF_RXSTART_PARA、RF_RXEND_PARA、RF_RXEN_OFF フィールドに 対 応 するメモリ 領 域 に 格 納
される RF パラメータの 基 本 的 内 容 を 示 している。なお、 本 IC を 使 用 するアプリケーションによっては、ここ
で 記 載 したパラメータ 以 外 に 設 定 が 必 要 な 場 合 もある。
Offset コマンド 内 容
表 23-7 RF_TXSTART_PARA の 設 定 内 容
+0
+2
+4
+6
06h
21h 8ah
27h 8ah
2fh 83h
パラメータ 長 = 06h
TX 用 バンドギャップ 回 路 ON、 回 路 安 定 時 間 10us
TX 用 PA, DRV 回 路 ON、 回 路 安 定 時 間 10us
TX パワーランプアップ スタート
表 23-8 RF_TXEND_PARA の 設 定 内 容
Offset コマンド 内 容
+0
+1
+2
+3
03h
20h
43h
bch
パラメータ 長 = 03h
TX バンドギャップ、PA、DRV 回 路 OFF
シンセ 設 定 を RX モードに 設 定 、ADC リセット
TX⇒RX ターンアラウンド 時 間 wait 60us
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表 23-9 RF_RXSTART_PARA の 設 定 内 容
Offset コマンド 内 容
+0
+2
+4
+6
+8
+9
+10
0ah
01h 8ah
03h 8ah
43h 81h
1fh 85h
61h
AEh
パラメータ 長 = 09h
RX 用 レギュレータ ON、 回 路 安 定 時 間 10us
RX 用 バンドギャップ 回 路 ON、 回 路 安 定 時 間 10us
AD RESET 信 号 、 回 路 安 定 時 間 1us
RX LNA, MIX, IF, AD 回 路 ON、 回 路 安 定 時 間 5us
RX PHY ON
TX,RX OFF =>RX ターンアラウンド 時 間 wait 46us
表 23-10 RF_RXEND_PARA の 設 定 内 容
Offset コマンド 内 容
+0
+1
+2
+3
+4
04h
00h
60h
40h
bch
パラメータ 長 = 04h
RX REG. BGAP、LNA、MIX、IF、AD 回 路 OFF
RX PHY OFF
シンセ 設 定 を TX モードに 設 定
RX⇒TX ターンアラウンド 時 間 wait 60us
表 23-11 RF_RXEN_OFF_PARA の 設 定 内 容
Offset コマンド 内 容
+0
+1
+2
+3
+4
04h
00h
20h
42h
60h
パラメータ 長 = 4h
コマンドタイプ 1 で 設 定 可 能 な RF 制 御 信 号 の 初 期 化
コマンドタイプ 1 で 設 定 可 能 な RF 制 御 信 号 の 初 期 化
コマンドタイプ 1 で 設 定 可 能 な RF 制 御 信 号 の 初 期 化
コマンドタイプ 1 で 設 定 可 能 な RF 制 御 信 号 の 初 期 化
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24 バッテリモニタ
バッテリモニタ 情 報 の 読 み 取 りは 以 下 の 手 順 で 実 施 する。
1. 外 部 uC より、MN87401 を IDLE/RXWAIT(XTAL 動 作 状 態 )にする。
2. LBD_TEMP_CTR レジスタ(200h)を 操 作 して、TEMP 機 能 を 動 作 状 態 にする。
3. 5ms 以 上 待 つ
4. ACC_CNT レジスタの BATCHK_EN フィールド(bit[1]、バッテリモニタ 機 能 )に 1 を 書 き 込 み、
バッテリモニタを 起 動 する。
5. 30us 以 上 待 つ。
6. 本 レジスタの ACC_RD フィールドの 値 (バッテリモニタ 情 報 )を 読 み 出 す。
7. LBD_TEMP_CTR レジスタ(200h)をデフォルト 状 態 に 再 設 定 する。
なお、バッテリモニタ 機 能 を 起 動 すると 送 受 信 動 作 に 影 響 が 出 ることから、 本 機 能 は 送 受 信 をしていない
タイミングで 起 動 することが 望 ましい。
デフォルト 設 定 では、VBAT 印 加 電 圧 が 1.8V 時 に ACC_RD フィールドで 読 み 出 される 値 が 128(Typ.)
となり、VBAT 電 圧 の 低 下 に 伴 い ACC_RD フィールド 値 は 小 さくなる。
( 注 意 )BATCHK_EN フィールド = 1 を 入 力 する 際 には、 必 ず ACC_CNT レジスタの TEMP_EN フィ
ールド( 温 度 センサモニタ 機 能 ) = 0 にすること。(バッテリモニタと 温 度 センサの 同 時 測 定 はできない。)
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25 温 度 センサ
温 度 センサモニタ 情 報 の 読 み 取 りは 以 下 の 手 順 で 実 施 する。
1. 外 部 uC より、MN87401 を IDLE/RXWAIT モード(XTAL 動 作 状 態 )にする。
2. LBD_TEMP_CTR レジスタ(200h)を 操 作 して、TEMP 機 能 を 動 作 状 態 にする。
3. 5ms 以 上 待 つ
4. ACC_CNT レジスタの TEMP_EN フィールド(bit[0]、 温 度 センサモニタ 機 能 )に 1 を 書 き 込 み、
温 度 センサモニタを 起 動 する。
5. 30us 以 上 待 つ
6. 本 レジスタの ACC_RD フィールドの 値 (バッテリモニタ 情 報 )を 読 み 出 す。
7. LBD_TEMP_CTR レジスタ(200h)をデフォルト 状 態 に 再 設 定 する。
なお、 温 度 センサモニタ 機 能 を 起 動 すると 送 受 信 動 作 に 影 響 が 出 ることから、 本 機 能 は、 送 受 信 をして
いないタイミングで 起 動 することが 望 ましい。
デフォルトの 設 定 では、25℃ 時 に ACC_RD フィールドで 読 み 出 される 値 が 179(Typ.)となる。
またΔ50℃にて 23(Typ.) 変 動 する。
( 注 意 )TEMP_EN = 1 を 入 力 する 際 には、 必 ず ACC_CNT レジスタの BATCHK_EN(バッテリモニタ
機 能 ) = 0 にすること。(バッテリモニタと 温 度 センサの 同 時 測 定 はできない。)
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26 XTAL
XTAL を MN87401 に 接 続 する 場 合 、OPE_MODE レジスタの XTAL_ON フィールド(bit[3])を 1 に 設
定 すると、XTAL が 発 振 開 始 する。その 発 振 周 波 数 は、XIN 入 力 端 子 とXOUT 出 力 端 子 の 内 部 可 変 容 量
(Cxin・Cxout)を XO_CTR レジスタの XOC フィールドで 調 整 することが 可 能 である。また、 内 部 可 変 容 量
は、 次 式 で 表 される。
Cxin = Cxout = 9.6pF - (52fF ×n)
‥‥‥n は、XO_CTR の XOC フィールドの 値
内 部 可 変 容 量 以 外 に、XIN 端 子 -VSS 間 ・XOUT 端 子 -VSS 間 の 外 部 負 荷 容 を 接 続 して 使 用 すること。
XO 周 波 数 を 確 認 する 場 合 は、XO_CTR レジスタの XBUFON フィールド(bit[12])=1 に 設 定 した 状 態 で、
XBO 端 子 でモニタすること。
TCXO を 使 用 する 場 合 は、XO_CTR レジスタの XOC フィールド(bit[7:0])を ffh に 設 定 すること。
XIN
XOUT
XIN
XOUT
図 26-1 XTAL、TCXO 接 続 図
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27 PLLシンセサイザ
る。
PLLシンセサイザはマルチバンドに 対 応 するために、 図 27-1 のようにマルチDividerの 構 成 となってい
fref
PFD CP LPF
Selectable
Divider
Sub 1GHz Band TX
Sub 1GHz Band RX
Sub 1GHz Band VCO
1/M
FSK-Mod
ΔΣ
図 27-1 PLL シンセサイザブロック 概 略 図
VCO、Divider のバンド 選 択 は、SYNTH1 レジスタの BANDDATA フィールド(bit[15:14])の 値 に 基 づ
いて 選 択 される。
表 27-1 PLL 各 Band 設 定 内 容
Carrier frequency BANDDATA[1] BANDDATA[0] Divider ratio
863-960 MHz 0 1 2
426-450 MHz 1 0 4
169-170 MHz 1 1 12
中 心 周 波 数 は SYNTH1 レジスタの BANDDATA フィールド(bit[15:14])、MDATA フィールド
(bit[10:4])および KDATA フィールド(bit[3:0])、SYNTH2 レジスタの KDATA フィールド(bit[15:0])の
値 に 基 づいて 決 定 される。SYNTH1 レジスタの 内 容 は SYNTH2 レジスタの 書 き 込 みと 同 時 に 本 IC 内 部
にラッチされるので、SYNTH1→SYNTH2 の 順 番 に 連 続 してレジスタ 設 定 すること。
キャリア 周 波 数 は 次 式 で 表 される 周 波 数 に 設 定 される。
KDATA
fxtal × 2 × (MDATA +
20
)
fcarrier =
2
DIV
fcarrier : 中 心 周 波 数
fxtal :XTAL 発 振 周 波 数
MDATA :MDATA[6:0]のデコード 値
KDATA :KDATA[19:0]のデコード 値
DIV : 表 27-1 記 載 のDivider ratio 値
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VCO 周 波 数 (fcarrier x DIV)が 26MHz の 整 数 倍 ±500KHz の 設 定 は 不 可 。
27.1 中 心 周 波 数 設 定 例
fcarrier = 920MHz に 設 定 する 場 合 、 次 式 のようになる。
KDATA
26MHz × 2 × (MDATA +
20
)
923MHz =
2
2
より、
KDATA
MDATA +
20
= 35.5
2
KDATA
となるので、 整 数 部 である MDATA、 分 数 部 である
20 はそれぞれ
2
となる。
MDATA = 35
KDATA = 0.5 × 2
20 =
524288
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28 アンテナ 制 御
アンテナ 制 御 は、GPIO 端 子 を 使 うことで 可 能 となる。アンテナダイバ 機 能 を 有 効 にしているときは、アン
テナ 切 り 替 え 制 御 信 号 により、DIV0_ANTx と DIV1_ANTx を 自 動 的 に 切 り 替 える。アンテナダイバ 機 能
が OFF になっているときには、DIV0_ANTx が 選 択 されて GPIO0,1 に 出 力 される。また、TX / RX 動 作
切 り 替 え 時 に GPIO 端 子 の 状 態 が 自 動 で 変 更 される。
これらの 機 能 を 有 効 にするためには、PERI_CNT1 レジスタの 各 フィールドに、TX 用 の GPIO 端 子 状 態 、
RX 用 の GPIO 端 子 状 態 、アンテナダイバでの GPIO 端 子 状 態 を 設 定 しておく 必 要 がある。
Selected by DIVER
PERI_CNT1 Registers
GPIO0
Div0
Div1
DIV0_ANT0
DIV0_ANT1
GPIO1
Div0
Div1
DIV1_ANT0
DIV1_ANT1
Selected by TX
tx mode0
tx mode1
GPIO2
Tx
Rx
rxen off0
rxen off1
GPIO3
Tx
Rx
paen_on0
paen_on1
Write From SPI
GPIO4
Tx
Rx
GPIO5
GPIO6
Tx
Rx
Tx
Rx
rx mode 0
rx mode 1
rxen on0
rxen on1
GPIO7
Tx
Rx
paen off0
paen off1
図 28-1 アンテナ 制 御 方 法
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29 テスト 信 号 生 成 機 能
MN87401 には、テスト 送 信 機 能 として 以 下 に 示 すモードがある。PHY、RF レジスタを 設 定 し、
FSK/Filtered FSK のモード 選 択 、 各 モード 時 の 最 大 周 波 数 偏 移 設 定 、PLL シンセサイザの 発 振 中 心 周
波 数 などをあらかじめ 所 望 値 に 設 定 後 、TEST レジスタの TX_ALWAYSON フィールド(bit[11])=1、
TEST_TX フィールド(bit[10:8] )に 生 成 するテスト 信 号 波 形 を 設 定 し、TXFRMCTR レジスタの
ISSUE_TX0(bit[0])に 1 を 設 定 すると、TEST_TX フィールドの 内 容 に 従 ってテスト 信 号 を 送 信 する。
表 29-1 テスト 送 信 モード
TEST_TX 生 成 波
000 テスト 送 信 停 止
通 常 モードとして MAC からの 送 信 指 示 によりフレーム 送 信 する。
001 プリアンブル 連 続 モード
レジスタ 設 定 により、0101010 の 連 続 波 もしくは 1010101 の 連 続 波 が 送 信 される。
010 ZERO’s 連 続 モード
fcarrier−Δf(Δf は 最 大 周 波 数 偏 移 )の 信 号 が SIN 波 として 出 力 される。
Δf は、 送 信 フィルタ 設 定 により 決 定 される。
011 ONE’s 連 続 モード
fcarrier+Δf(Δf は 最 大 周 波 数 偏 移 )の 信 号 が SIN 波 として 出 力 される。Δf は、
送 信 フィルタ 設 定 により 決 定 される。
100 擬 似 ランダム PN9 連 続 モード
ビット 列 が PN9 で 出 力 される。
101 擬 似 ランダム PN15 連 続 モード
ビット 列 が PN15 で 出 力 される。
001~101 キャリア 周 波 数 出 力 モード
GFSK_COEF01,23,45 レジスタをすべて 0000h に 設 定 した 後 、いずれかのテスト
送 信 モードに 設 定 することで、キャリア 周 波 数 が 出 力 される。
擬 似 ランダム PN9 多 項 式 は 以 下 に 示 す 通 りである。
X 9 +X 4 +1
擬 似 ランダム PN15 多 項 式 は 以 下 に 示 す 通 りである。
X 15 +X 14 +1
テスト 送 信 を 停 止 する 際 には、TEST レジスタの TEST_TX フィールド(bit[10:8])=000 に 設 定 する。 送
信 が 停 止 した 後 に、 送 信 完 了 の IRQ 信 号 (INT_TXEND)が 生 成 される。なお、 本 IRQ 信 号 は INTMSK
レジスタの MSK_TXEND フィールド(bit[3])によりマスクすることが 可 能 である。
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30 アドレスマップ
30.1 レジスタマップ
表 30-1 レジスタマップ
Register Name CPU Reset Function
Address
(hex)
(hex)
MAC OPE_MODE 000 0800 動 作 モード
MAC INTMASK 001 0000 割 り 込 みマスク
MAC INTCLR 002 0000 割 り 込 みクリア
MAC INTEVENT 003 0000 割 り 込 み 要 因
MAC TXFRMCTR 004 0000 送 信 フレーム 制 御
MAC RXFRMCTR 005 0000 受 信 フレーム 制 御
MAC STATUS 006 0180 チップ 情 報 とチップ 状 態
MAC BKOFF_CTR 007 536C バックオフ 制 御
MAC IFS 008 140C インターフレームスペース 設 定
MAC RXLIM 009 1012 SIFS 長 および ACK フレーム 待 機 時 間
MAC SLOT_CTR 00A 3FFF スロット 制 御
MAC TXCLK1 00B 0000 送 信 用 クロック 分 周 器 1
MAC TXCLK2 00C 0000 送 信 用 クロック 分 周 器 2
MAC SLOTINT 00D 0EEE スロット 割 り 込 み 制 御
MAC FIELD_CTR 00E 0009 CRC、SFD、PHR 長 制 御
MAC FRM_INF 00F 0000 送 受 信 フレームインターフェイス 制 御
MAC PKT_FIL 010 0000 パケットフィルタ 制 御
MAC TIM_MISC 011 0000 汎 用 タイマ
MAC ACC_CNT 012 0000 バッテリモニタおよび 温 度 センサ 制 御
MAC CARRIER_SENSE 013 0000 キャリアセンス 方 法 制 御
MAC MY_PANID 014 0000 PAN ID
MAC MYADDR 015 0000 ロングアドレス
016
017
018
0000
0000
0000
MAC MYADDR_S 019 0000 ショートアドレス
Reserved 020-021
MAC RF_PARAM_ADDR RF ブロック 送 受 信 パラメータテーブル
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Register Name CPU Reset Function
Address
(hex)
(hex)
022
023
024
025
026
00E0
00E4
00E8
00F0
00F8
Tx 開 始 パラメータ
Tx 完 了 パラメータ
Rx 開 始 パラメータ
Rx 完 了 パラメータ
TRX オフ 時 のパラメータ
Reserved
027- 02F
MAC STAT_CTRL 030 0000 統 計 情 報 制 御
MAC STAT_TXFRM 031 0000 送 信 フレームをカウント
MAC STAT_RXFRM 032 0000 受 信 フレームをカウント
MAC STAT_RXACK 033 0000 受 信 ACK フレームをカウント
MAC STAT_TXACK 034 0000 送 信 ACK フレームをカウント
MAC STAT_TXFAIL 035 0000 再 送 信 回 数 と 送 信 失 敗 数 をカウント
MAC STAT_RXFAIL 036 0000 受 信 失 敗 情 報 と CRC エラー 回 数 カウン
ト
MAC STAT_PHY_DETSYNC 037 0000 同 期 フレーム 検 出 数 カウント
MAC STAT_PHY_DETSFD 038 0000 SFD 検 出 フレーム 数 カウント
Reserved
039-0FF
PHY PHY_OP 100 1104 PHY 動 作 モード
PHY RXIQ 101 6001 I/Q 信 号 のゲイン 誤 差 調 整
PHY PHASE_ADJ1 102 0400 I/Q 信 号 の 位 相 誤 差 調 整
PHY PHASE_ADJ2 103 0000 I/Q 信 号 の 位 相 誤 差 調 整
Reserved 104
PHY PHRCTR 105 03FF プリアンブル 制 御 とホワイトニング 制 御
PHY SFD1
106 00A7 SFD フレームパターン
SFD2
107 0FFF
PHY SFDTIMEOUT 108 15FF 受 信 フレームフィルタの 起 動 時 間 および
SFD フレーム 受 信 完 了 時 間 の 設 定
PHY SYNC_CTR 109 1213 同 期 制 御
Reserved
10A
PHY AGC_CTR 10B 057F AGC 制 御
PHY CCA_CTR 10C 1915 CCA 制 御
PHY FAFC_OPE1 10D 0000 AFC 制 御 1
PHY FAFC_OPE2 10E 2195 AFC 制 御 2
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Register Name CPU Reset Function
Address
(hex)
(hex)
Reserved 10F-110
PHY GFSK_COEF01 111 000C 送 信 フィルタ 係 数
PHY GFSK_COEF23 112 1521 送 信 フィルタ 係 数
PHY GFSK_COEF45 113 2C32 送 信 フィルタ 係 数
PHY CHFIL_COEF0-6 114 7F40 受 信 フィルタ 係 数
115
116
117
118
119
11A
EF0F
FF6E
73A0
2EC7
9CFA
1374
PHY ADC_STABLE 11B 1BCB AD 発 信 制 御
PHY ADC_OFFSET 11C 0000 DC オフセット 調 整
PHY AFC_COARSE_LOAD 11D 0000 Coarse AFC FIX モード
PHY AFC_FINE_LOAD 11E 0000 Fine AFC FIX モード
PHY AGC_FILTER 11F 0045 AGC フィルタ 設 定
120
121
122
FB00
F8EE
6E31
PHY FSK_CLKRCV 123 1006 FSK クロックリカバモード
PHY SFDTIM_CLKDIV 124 0000 SDF 検 出 タイマベース
PHY TEST 125 0000 TEST TX
PHY DIVER 126 005F Antenna Diver 設 定
Reserved 127-13F
PHY PERI_CNT1 140 6665 周 辺 制 御 1
PHY PERI_CNT2 141 0000 周 辺 制 御 2
PHY PERI_CNT3 142 0000 周 辺 制 御 3
PHY PERI_CNT4 143 0000 周 辺 制 御 4
Reserved
144-1FF
RF LBD_TEMP_CTR 200 1000 LBD/TEMP 制 御
RF TX_SET 201 0000 送 信 出 力 パワー 設 定
RF IREG_CTR 202 0000 内 蔵 レギュレータ 制 御
Reserved 203
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Register Name CPU Reset Function
Address
(hex)
(hex)
RF RX_CAL_EN 204 0400 RX calibration enable
Reserved 205-209
RF RX_TUNE1 20A 8204 RX チューニング(900MHz バンド)
Reserved
20B-20D
RF RX_TUNE2 20E 8105 RX チューニング(169MHz バンド)
Reserved 20F-212
RF RX_TUNE3 213 1105 RX チューニング(450MHz バンド)
RF AD_CTR 214 5555 AD の 各 バイアス 電 流 制 御
RF XO_CTR 215 027F 基 準 クロック 発 振 周 波 数 調 整
Reserved
216-2FF
RF SYNTH1 300 4236 RF ブロックの SYNTH1 を 定 義
RF SYNTH2 301 2762 RF ブロックの SYNTH2 を 定 義
RF TX_TUNE1 302 6060 TX チューニング
RF TX_TUNE2 303 0000 TX チューニング
RF TX_TUNE3 304 0000 TX チューニング
RF TX_TUNE4 305 3450 TX チューニング
RF TX_TUNE5 306 8880 TX チューニング
RF TX_TUNE6 307 30C5 TX チューニング
Reserved
308-3FF
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Register Name
000 OPE_MODE
001 INTMSK
002 INTCLR
003 INTEVENT
MSK_
UNLOCK
CLR_
UNLOCK
INT_
UNLOCK
bit
15 14 13 12 11 10
ACKDET_
9
AUTOACK
8 7 6 5 4 3 2 1 0
Reserved
EN _EN
Reserved
XTAL_ON Reserved TRX_EN PLL_ON
MSK_
BUFEMP
CLR_
BUFEMP
INT_
BUFEMP
MSK_
DETPRE
CLR_
DETPRE
INT_
DETPRE
MSK_
SSLOT
CLR_
SSLOT
INT_
SSLOT
BKOFF_
OFF
MSK_
INACT
CLR_
INACT
INT_
INACT
BEACON
SYNC EN
MSK_
CAPEND
CLR_
CAPEND
INT_
CAPEND
MSK_
BKOFF
CLR_
BKOFF
INT_
BKOFF
004 TXFRMCTR Reserved
REST_CAL SYMCLK_
STP
005 RXFRMCTR
RSSI
MSK_MISC MSK_
BEALOS
CLR_MISC CLR_
BEALOS
INT_MISC INT_
BEALOS
006 STATUS VER
CAP
BKOFF_
RESULT
PHR_MHR
EN
MSK_GTS MSK_
BEACON
CLR_GTS CLR_
BEACON
INT_GTS
BKOFF_
REQ
Reserved
INT_
BEACON
SLOTTED_
EN
MSK_
TXFAIL
CLR_
TXFAIL
INT_
TXFAIL
TX_FRM_PROP
CUR_SLOT
SENSE_RE
SULT
MSK_
TXEND
CLR_
TXEND
INT_
TXEND
ACKREQ_
TX1
MSK_
RXFAIL
CLR_
RXFAIL
INT_
RXFAIL
ACKREQ_
TX0
RSSI_REQ SENSE_
REQ
MSK_
RXEND
CLR_
RXEND
INT_
RXEND
ISSUE_TX
1
RX_BUF_
CLR
MSK_RXST
CLR_RXST
0
TXFAIL_INFO
INT_RXST
ISSUE_TX
RX_BUF_
COND
007 BKOFF_CTR
MAX_BE MIN_BE RETRY_LIMIT INITIAL_CW
BKOFF_MAX
008 IFS
LIFS
SIFS
009 RXLIM
00a SLOT_CTR
BLOST_
CLR
ACK_WAIT SIFS_SIZE
BLOST_TH FINAL_CAP_POS SO BO
00b TXCLK1 DIV1_SEL[1:0] DUR[1:0] DEVMODE
DIVNUM1[10:0]
00c TXCLK2
DIV2_SEL[3:0] DIV1_SEL
[2]
DIVNUM2[10:0]
00d SLOTINT GTS_EN
SYNBOL_DIV MYGTS BEACON_INTR_POS GTS_INTR_POS
00e FIELD_CTR Reserved
CRCSTART CRCINIT CRCINV CRC32 CRCEN
Reserved SFD_LEN PHR_LEN
00f FRM_INF
RXFRMINTR_TH TXFRMINTR_TH
FRM_MOD
E
FIFO_MOD
E
010 PKT_FIL Reserved
FAILTIM EXP_ACK ACK_SQN DBL_SQN FC_VER FC_COM SPANID DPANID DADDR CRC
011 TIM_MISC Reserved ENABLE
CLKSRC
MISC_CMP
012 ACC_CNT
ACC_RD
Reserved
IDLE_
013 CARRIER_SENSE Resetved MODE
COUNT
DETECT
014 MY_PANID
MY_PANID [15:0]
BATCHK_
EN
TEMP_EN
015 MYADDR
MYADDR [15:0]
016 MYADDR
MYADDR [31:16]
017 MYADDR
MYADDR [47:32]
018 MYADDR
MYADDR [63:48]
019 MYADDR_S
MYADDR_S[15:0]
022 RF_TXSTART_PARA
RF_TXSTART_PARA
023 RF_TXEND_PARA
RF_TXEND_PARA
024 RF_RXSTART_PARA
RF_RXSTART_PARA
025 RF_RXEND_PARA
RF_RXEND_PARA
026 RF_RXEN_OFF
RF_RXEN_OFF
030 STAT_CTRL Reserved
STAT_CLR STAT_EN
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Register Name
031 STAT_TXFRM
bit
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
STAT_TXFRM[15:0]
032 STAT_RXFRM
STAT_RXFRM[15:0]
033 STAT_RXACK
STAT_RXACK[15:0]
034 STAT_TXACK
STAT_TXACK[15:0]
035 STAT_TXFAIL
STAT_RETRAN[7:0] STAT_TXERR[7:0]
036 STAT_RXFAIL
037
STAT_PHY_DETSYN
C
038 STAT_PHY_DETSFD
RXFAIL_INFO[1:0] STAT_CRCERR[13:0]
STAT_PHY_DETSYNC[15:0]
STAT_PHY_DETSFD[15:0]
100 PHY_OP TXWAILEN[3:0] Reserved
FSKEN GFSKEN PREPAT MSBFIRST PHR_MSB
WHITENING[1:0] PHY_CODING[1:0]
101 RXIQ
Reserved
GAIN_ADJ[4:0] Reserved
102 PHASE_ADJ1
Reserved
GAIN_ADJ_COS[11:0]
103 PHASE_ADJ2
Reserved GAIN_ADJ_SIN[11:0]
105 PHRCTR
PRELEN[7:0] WHITENING_SEED[7:0]
106 SFD1
SFD1[15:0]
107 SFD2
SFD2[15:0]
108 SFDTIMEOUT
SYNC_DELAY[7:0]
SFDTIMEOUT[7:0]
OFFSET(O-Q-PSK)
Reserved(O-Q-PSK)
109 SYNC_CTR
SYNC_AL
Reserved SYNC_CORR_TH[2:0] Reserved RESYNC_TH[1:0]
Reserved
WAYS EN
AGC_REST
10b AGC_CTR Reserved AVELEN
GAIN_WAIT FIX
Reserved
ART
10c CCA_CTR
SENSE_LEVEL Reserved FSK_RX_RATE[3:0]
DETECT_PERIOD[3:0]
LOAD_VAL
BACKOFF_MODE
10d FAFC_OPE1
AFC_EN Reserved
10e FAFC_OPE2
Reserved FIL_MODE Reserved
111 GFSK_COEF01 MUL Reserved COEF0 ADD1
Reserved COEF1
112 GFSK_COEF23
Reserved COEF2
Reserved COEF3
113 GFSK_COEF45 Reserved COEF4 Reserved
COEF5
114 CHFIL_COEF0
C2[3:0] C1[5:0] C0[50]
115 CHFIL_COEF1
C4[3:0] C3[7:0] C2[7:4]
116 CHFIL_COEF2
C6[3:0] C5[7:0] C4[7:4]
117 CHFIL_COEF3
C8[3:0] C7[7:0] C6[7:4]
118 CHFIL_COEF4
C10[9:0] C8[9:4]
119 CHFIL_COEF5
C11[5:0] C10[9:0]
11a CHFIL_COEF6
Reserved C12[9:0] C11[9:6]
11b ADC_STABLE
STABLE_DATA[15:0]
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Register Name
11c ADC_OFFSET
bit
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
RXDCCALI RXDCCALQ
11d AFC_COARSE_LOAD ENABLE Reserved
LOAD_DAT[13:0]
11e AFC_FINE_LOAD
FINE_LOAD_DAT[15:0]
11f AGC_FILTER0
AGC_FILTER0[15:0]
120 AGC_FILTER1
AGC_FILTER1[15:0]
121 AGC_FILTER2
AGC_FILTER2[15:0]
122 AGC_FILTER3
AGC_FILTER3[15:0]
123 CLKRCV
Reserved
SERACH_
EN
124 SFDTIM_CLKDIV
Reserved
125 TEST
INTR_TES
TX_ALWA
Reserved
T
YSON
TEST_TX
126 DIVER ENABLE MODE Reserved
ANTSW_WAIT RSSI_LEN
PA_EN_ON[1:0] PA_EN_OFF[1:0] RX_EN_ON[1:0] RX_EN_OFF[1:0] TX_MODE[1:0]
140 PERI_CNT1
GPIO_OUT[7:0]
Reserved
DIV1_ANT
1
Reserved
DIV1_ANT
0
ZX_CNT
SYNC_TIMOUT
RX_MODE[1:0]
SEARCH_LEN[2:0]
CLKDIV [2:0]
DIV0_ANT
1
TX_INV
DIV0_ANT
0
141 PERI_CNT2
Reserved
IN_DATA[7:0]
142 PERI_CNT3
PULL_DOWN_CTR[7:0] IN_MASK[7:0]
143 PERI_CNT4 MONSEL CONT
IOCNT[7:0]
201 TX_SET
Reserved
TXPWRCNT[7:0]
202 IREG_CTR
204 RX_CAL_EN
20A RX_TUNE1
Reserved IREG_CTR[7:0]
Reserved RXDC
Reserved
CAL_SEL
RX_TUNE1[15:0]
RXDCCAL_
EN
20E RX_TUNE2
RX_TUNE2[15:0]
213 RX_TUNE3
RX_TUNE3[15:0]
214 AD_CTR
Reserved IBIAS_ADCIDAC
Reserved
215 XO_CTR Reserved XBUFON
Reserved XOC
300 SYNTH1
BANDDATA Reserved
MDATA[6:0]
KDATA[19:16]
301 SYNTH2
KDATA[15:0]
302 TX_TUNE1
TX_TUNE1[15:0]
303 TX_TUNE2
TX_TUNE2[15:0]
304 TX_TUNE3
TX_TUNE3[15:0]
305 TX_TUNE4
TX_TUNE4[15:0]
306 TX_TUNE5
TX_TUNE5[15:0]
307 TX_TUNE6
TX_TUNE6[15:0]
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30.2 レジスタ 詳 細
各 レジスタフィールドで Reserved と 記 載 されているフィールドには、 特 に 記 載 がない 場 合 には 必 ず 0h を
書 き 込 むこと。
30.2.1 OPE_MODEレジスタ
表 30-2 OPE_MODE レジスタ
RegisterName Address RW Default
OPE_MODE 000h RW 0800h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
BKOFF_OF
BEACON_S
ACKDET
AUTOACK_
F
YNC
_EN
EN
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
PHR_MHR_
SLOTTED
XTAL_
Reserved TRX_EN PLL_ON
EN
_EN
ON
Function
MAC ブロック、PHY ブロック、RF ブロックの 動 作 モードを 設 定 する。
Bit Bit Name Function
15:12 Reserved
11 BKOFF_OFF BKOFF_OFF
フレーム 送 信 前 の 自 動 バックオフ 機 能 の ON/OFF を 指 定 する。
1: 自 動 BKOFF OFF (デフォルト)
自 動 BKOFF が OFF のときには、 送 信 前 の BKOFF 動 作 を 行 わな
い。
0: 自 動 BKOFF ON
自 動 BKOFF が ON のときには、 自 動 ACK 応 答 による ACK 送 信
以 外 のフレーム 送 信 時 にバックオフ 動 作 を 行 う。
10 BEACON_SYNC Beacon フレームによる Superframe スロット 同 期 制 御
1: SYNC イネーブル
本 ビットが 1 の 時 、Beacon フレーム(FC フィールドの TYPE が
Beacon)を 受 信 すると、MAC ブロック 内 の Beacon インターバルカウ
ンタ、SuperFrame カウンタ、バックオフカウンタを 初 期 化 する。これ
により Beacon フレーム 受 信 タイミングに Superframe スロット 位 置 を
同 期 させることができる。
同 期 させるタイミングは、MAC ブロックがフレーム 受 信 を 終 了 したタ
イミングであり、 精 度 はシンボルクロックである。
0: SYNC ディスエーブル(デフォルト)
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9 ACKDET_EN ACK 自 動 待 ち 受 け 制 御
ACK 要 求 をしないフレーム(TXFRMCTR レジスタの
ACKREQ_TX1=0、ACKREQ_TX0=0)を 送 信 した 場 合 には、 本 ビット
の 状 態 にかかわらず ACK 自 動 待 ち 受 けを 行 わない。
1: ACK 自 動 待 ち 受 け イネーブル
本 ビットが 1 の 時 、ACK 要 求 をする 送 信 フレームを 送 信 したのちに、
ACK 受 信 のための ACK 待 ち 受 けを 自 動 で 行 う。ACK 要 求 をする
かどうかは、TXFRMCTR レジスタの ACKREQ_TX1 、
ACKREQ_TX0 フィールド(bit[3:2])で 示 される。ACK 待 ち 受 けをす
る 場 合 、ACK 待 ち 受 け 時 間 以 内 に ACK フレームが 受 け 取 れない 場
合 、 再 送 処 理 を 行 う。ACK を 正 常 に 受 け 取 るか、 再 送 上 限 に 達 する
と、 送 信 フレーム 処 理 が 終 了 する。
OPE_MODE レジスタの PHR_MHR_EN フィールドの 状 態 によら
ず、 本 ビットを 1 に 設 定 可 能 である。ただし MHR が 存 在 するフレーム
のみ ACK フレームとして 認 識 可 能 であり、それ 以 外 のフォーマットの
フレームを 受 信 した 場 合 など ACK フレームと 認 識 できない 場 合 に
は、 再 送 を 行 う。
0: ACK 自 動 待 ち 受 け ディスエーブル(デフォルト)
本 ビットが 0 の 時 、ACK 要 求 の 状 態 にかかわらず ACK 待 ち 受 け 処
理 を 自 動 では 行 わない。フレームを 送 信 した 時 点 でフレーム 送 信 処
理 が 終 了 する。
8 AUTOACK_EN 自 動 ACK 応 答 モード
OPE_MODE レジスタの PHR_MHR_EN=0 の 時 には、 本 ビット 設 定 は
無 視 され、 常 に ACK 自 動 応 答 機 能 はディスエーブルになる。
PHR_MHR_EN=1 の 時 にのみ、 本 ビットを 1 に 設 定 可 能 である。
1: 自 動 ACK 応 答 イネーブル
本 ビットが 1 の 時 、MAC ヘッダフレームの FC フィールド 内 ACK 要
求 ビットが 1 であるフレームを 正 常 に 受 信 した 後 、ACK フレームを 自
動 送 信 する。
0: 自 動 ACK 応 答 ディスエーブル(デフォルト)
本 ビットが 0 の 時 、ACK フレームの 自 動 送 信 は 行 わない。
7:6 Reserved
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5 PHR_MHR_EN PHR_MHR 受 信 モード
1: MHR イネーブル
本 ビットが 1 の 時 、MAC ブロックの 受 信 処 理 は 受 信 フレームのMHR
の 内 容 に 従 った 動 作 をする。 具 体 的 には、MHR から 各 種 フィールド
を 抽 出 し、PKT_FIL レジスタの 設 定 による MAC ヘッダフィルタリン
グを 行 う。PHR を 使 用 して WHITENING,CRC 動 作 設 定 をする 場
合 には、 本 ビットを 1 にすること。なお、 本 レジスタは 送 信 には 影 響 し
ない。
0: MHR ディスエーブル(デフォルト)
本 ビットが 0 の 時 には、 受 信 時 に PHR を 使 用 した
WHITENING,CRC 制 御 と MHR を 使 用 した MAC ヘッダフィルタリ
ングは 動 作 しない。また、PHR のフレーム 長 設 定 は 1 以 上 であるこ
と。
4 SLOTTED_EN SLOTTED モード
1:Slotted モードイネーブル
本 ビットが 1 の 時 、Slotted モードで 動 作 し、BKOFF 処 理 時 にはバ
ックオフ 境 界 でのキャリアセンスを 行 う。Beacon カウンタを 動 作 させ
る 場 合 には、 本 ビットを 1 に 設 定 すること。
0: Slotted モードディスエーブル(デフォルト)
3 XTAL_ON XTAL ON/OFF
1: XTAL ON
XTAL ON 状 態 に 設 定 してから、XTAL の 発 振 周 波 数 が 安 定 するま
で 約 1ms 必 要 である。このため、PLL_ON=1 設 定 の 約 1ms 以 上 前
に XTAL ON 状 態 にすること。 実 際 の 発 振 安 定 時 間 は、 実 ボード 上
で 評 価 のうえ、 決 定 すること。
0: XTAL OFF (デフォルト)
XTAL(26MHz)が 停 止 する。
2 Reserved
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1 TRX_EN TRX 動 作 制 御
1: イネーブル
本 ビットを 1 にすることで、 送 受 信 を 行 えるようになる。
0: ディスエーブル(デフォルト)
本 ビットが 0 の 時 、RXWAIT モードにとどまり、 送 受 信 は 行 わない。
SENSE 動 作 は 本 ビットが 0 の 状 態 でしか 動 作 しない。
受 信 動 作 中 に 本 ビットを 0 にすると、 受 信 を 強 制 終 了 させることができ
る。この 強 制 終 了 は、SFD と PHR が 存 在 せず、 受 信 フレームの 長 さが
フレームから 読 み 取 れない 場 合 に、 外 部 uC でフレーム 終 了 を 判 断 し 受
信 状 態 を 終 了 させる 際 に 使 用 する。
送 信 動 作 中 に、 本 ビットを 0 に 変 更 しても、 送 信 動 作 を 強 制 終 了 はしな
い。
0 PLL_ON RF PLL ON/OFF
本 ビットは RF ブロック 内 の PLL シンセサイザを ON/OFF 制 御 する。
1: PLL ON
PLL シンセサイザを 動 作 させる 場 合 には、XTAL_ON が 1 の 状 態 で
XTAL の 発 振 安 定 を 確 認 した 後 に 本 ビットを 1 に 設 定 すること。 本 ビ
ットを 1 にしてから 送 受 信 が 可 能 になるまで、100μs 以 上 の 安 定 待 ち
時 間 が 必 要 である。
0: PLL OFF(デフォルト)
動 作 中 の PLL シンセサイザを 停 止 させるときには、TRX_EN ビット
を 0 にしてから 本 ビットを 0 に 設 定 すること。
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30.2.2 INTMSKレジスタ
表 30-3 INTMSK レジスタ
RegisterName Address RW Default
INTMSK 001h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
MSK_
MSK_
MSK_
MSK_
MSK_
MSK_
MSK_
MSK_
UNLOCK
BUFEMP
DETPRE
SSLOT
INACT
CAPEND
BKOFF
MISC
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
MSK_
MSK_
MSK_
MSK_
MSK_
MSK_
MSK_
MSK_
BEALOS
GTS
BEACON
TXFAIL
TXEND
RXFAIL
RXEND
RXST
Function
割 り 込 みイベントのマスクを 制 御 する。
Bit Bit Name Function
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
MSK_UNLOCK
MSK_BUFEMP
MSK_DETPRE
MSK_SSLOT
MSK_INACT
MSK_CAPEND
MSK_BKOFF
MSK_MISC
MSK_BEALOS
MSK_GTS
MSK_BEACON
MSK_TXFAIL
MSK_TXEND
MSK_RXFAIL
MSK_RXEND
MSK_RXST
Mask SYNTH Unlock event
Mask a Frame buffer empty/full event
Mask a Preamble detection event
Mask a Super frame slot timing event
Mask an INACTIVE period start event
Mask a CAPEND event
Mask a BKOFF/RSSI/SENSE event
Mask a MISC Timer event
Mask a Beacon Lost event
Mask a GTS timing event
Mask a Beacon timing event
Mask a Transmit FAIL event
Mask a Transmit done event
Mask a frame receive fail event
Mask a frame receive done event
Mask a frame receive start event
1: 割 り 込 みマスクしない( 本 要 因 により 割 り 込 み 発 生 する)
0: 割 り 込 みマスクする。
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MASK_XXX=1 に 対 応 する 要 因 がアクティブになったときに、 割 り 込 み 信 号 を
HIGH レベルにドライブする。すでに 他 の 要 因 で IRQ 信 号 が HIGH レベルに
なっている 状 態 で、 新 たなマスクされていない 要 因 がアクティブになっても IRQ
信 号 の 状 態 には 影 響 を 与 えない。マスクしていない 要 因 が 全 部 インアクティブ
になったら、IRQ 信 号 は LOW レベルになる。
マスクされている 要 因 は、IRQ 信 号 に 影 響 を 与 えない。
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30.2.3 INTCLRレジスタ
表 30-4 INTCLR レジスタ
RegisterName Address RW Default
INTCLR 002h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
CLR_
CLR_
CLR_
CLR_
CLR_
CLR_
CLR_
CLR_
UNLOCK
BUFEMP
DETPRE
SSLOT
INACT
CAPEND
BKOFF
MISC
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
CLR_
CLR_
CLR_
CLR_
CLR_
CLR_
CLR_
CLR_
BEALOS
GTS
BEACON
TXFAIL
TXEND
RXFAIL
RXEND
RXST
Function
割 り 込 み 要 因 をクリアする。
Bit Bit Name Function
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
CLR_UNLOCK
CLR_BUFEMP
CLR_DETPRE
CLR _SSLOT
CLR_INACT
CLR_CAPEND
CLR_BKOFF
CLR_MISC
CLR_BEALOS
CLR_GTS
CLR_BEACON
CLR_TXFAIL
CLR_TXEND
CLR_RXFAIL
CLR_RXEND
CLR_RXST
CLEAR a Unlock event
CLEAR a Buffer empty/full event
CLEAR a Preamble Detection event
CLEAR a Super Frame slot timing event
CLEAR an INACTIVE period
CLEAR a CAP period end
CLEAR a BKOFF/RSSI/SENSE
CLEAR a MISC timer event
CLEAR a Beacon Lost event
CLEAR a GTS timing event
CLEAR a Beacon timing event
CLEAR a Transmit FAIL event
CLEAR a Transmit done event
CLEAR a frame receive FAIL event
CLEAR a frame receive done event
CLEAR a frame receive start event
1: 割 り 込 み 要 因 をクリアする。
クリアしたい 割 り 込 み 要 因 に 対 応 するビットを 1 に 設 定 したデータを 本 レジス
タに 書 き 込 む。 割 り 込 み 要 因 がクリア 後 、 本 レジスタは 自 動 的 に 0 に 戻 る。
本 ビットに 0 を 書 き 込 んだ 場 合 、 要 因 の 状 態 に 影 響 を 与 えない。クリアタイミ
ングと 新 たな 要 因 発 生 のタイミングが 重 なった 場 合 、クリアが 優 先 される。
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30.2.4 INTEVENTレジスタ
表 30-5 INTEVENT レジスタ
RegisterName Address RW Default
INTEVENT 003h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
INT_
INT_
INT_
INT_
INT_
INT_
INT_
INT_
UNLOCK
BUFEMP
DETPRE
SSLOT
INACT
CAPEND
BKOFF
MISC
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
INT_
INT_
INT_
INT_
INT_
INT_
INT_
INT_
BEALOS
GTS
BEACON
TXFAIL
TXEND
RXFAIL
RXEND
RXST
Function
割 り 込 みイベントの 生 じた 要 因 を 示 す。
Bit Bit Name Function
割 り 込 み 要 因 レジスタ
本 レジスタは、どの 割 り 込 み 要 因 がアクティブであるかを 確 認 するために 使 用
する。 本 レジスタを 読 み 出 すと、どの 要 因 で IRQ 信 号 が HIGH になったかがわ
かる。INTMSK レジスタによって 割 り 込 みマスクされている 場 合 でも、 割 り 込 み
要 因 が 発 生 すると、 本 レジスタはアクティブになる。 一 度 アクティブになると、ク
リアされるまで 1 が 保 持 される。
1: 割 り 込 み 要 因 がアクティブである。
0: 割 り 込 み 要 因 がインアクティブである。
15 INT_UNLOCK SYNTH UNLOCK イベント
PLL シンセサイザ 発 振 周 波 数 が、 設 定 値 より 外 れたことを 通 知 する。
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14 INT_BUFEMP TX/RX バッファイベント
フラグメントモードで 送 信 、 受 信 フレームバッファを 使 用 する 場 合 、FRM_INF レ
ジスタの RXFRMINTR_TH フィールド(bit[14:8]) ( 受 信 時 )、
TXFRMINTR_TH フィールド(bit[6:0])( 送 信 時 )に 指 定 した 閾 値 に 達 したと
き、1 になる。
送 信 時
送 信 フレームバッファ 割 り 込 みモードがアドレス 比 較 モードの 場 合 、 送 信 フ
レームバッファの 有 効 バイト 数 が TXFRMINTR_TH フィールドに 指 定 した
バイト 数 になると 1 になる。 送 信 フレームバッファ 割 り 込 みモードがバイト 数
計 測 モードの 場 合 、 送 信 バイト 数 が TXFRMINTR_TH フィールドに 指 定 し
たバイト 数 に 到 達 する 度 に 1 になる。
受 信 時
受 信 フレームバッファ 割 り 込 みモードがアドレス 比 較 モードの 場 合 、 受 信 フ
レームバッファの 有 効 バイト 数 が RXFRMINTR_TH フィールドに 指 定 した
バイト 数 になると 1 になる。 受 信 フレームバッファ 割 り 込 みモードがバイト 数
計 測 モードの 場 合 には、 受 信 バイト 数 が RXFRMINTR_TH フィールドに 指
定 したバイト 数 に 到 達 する 度 に 1 になる。
13 INT_DETPRE プリアンブル 検 出 通 知
プリアンブル 検 出 タイミングで1になる。
12 INT_SSLOT SuperFrame slot タイミング
Superframe スロットの 切 り 替 わりタイミングで 1 になる。
11 INT_INACT INACTIVE Period 開 始 通 知
SuperFrame 期 間 が 終 了 し、インアクティブ 期 間 になったタイミングで 1 になる。
10 INT_CAPEND CAP 終 了 通 知
CAP(Contention Access Period)が 終 了 したタイミングで 1 になる。
9 INT_BKOFF BACKOFF/RSSI/SENSE イベント
バックオフモードでは、 送 信 前 にキャリア 空 き 検 出 を 実 行 し、その 検 出 動 作 が 完
了 した 時 に1になる。 検 出 結 果 は、TXFRMCTR レジスタの
BKOFF_RESULT フィールド(bit[7])で 確 認 できる。
RSSI モードでは、RSSI 測 定 が 完 了 した 時 に 1 になる。 測 定 結 果 は
RXFRMCTR レジスタの RSSI フィールド(bit[15:8])で 確 認 できる。
SENSE モードでは、RSSI 値 が CCA_CTR レジスタの SENSE_LEVEL フィ
ールド(bit[15:8])で 指 定 した 閾 値 を 超 えた 場 合 に 1 になる。
8 INT_MISC MISC Timer イベント
MISC タイマのカウントが TIM_MISC レジスタの MISC_CMP フィールド
(bit[7:0])で 指 定 した 値 までカウントアップした 際 に 1 になる。
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7 INT_BEALOS Beacon Lost 検 出 通 知
SLOT_CTR レジスタの BLOST_CLR フィールド(bit[15])による BeaconLost
カウンタのクリアが 一 度 もない 状 態 で、SLOT_CTR レジスタの BLOST_TH フ
ィールド(bit[14:12])に 指 定 された 数 の Beacon フレームを 受 信 した 時 に 1 にな
る。
6 INT_GTS GTS スロット 時 間 に 到 達 したことを 通 知 する。
GTS スロット 時 間 の 指 定 は SLOTINT レジスタで 行 い、SuperFrame スロット
カウンタの 値 と MYGTS レジスタの 値 が 一 致 時 に 1 になる。
5 INT_BEACON Beacon 送 受 信 タイミング 通 知
Beacon インターバルが 終 了 し、 新 たな Beacon フレームを 送 信 / 受 信 する 時 間
に 到 達 した 時 に 1 になる。
4 INT_TXFAIL フレーム 送 信 失 敗 通 知
フレーム 送 信 が 失 敗 した 時 に 1 になる。
送 信 失 敗 要 因 としては 以 下 の 4 つがある。
• BKOFF にてキャリアの 空 き 時 間 を 検 出 できなかった。
• 再 送 上 限 回 数 に 達 した。
• コンテンションアクセス 期 間 外 に 送 信 要 求 した。
• 送 信 パラメータエラー
3 INT_TXEND フレーム 送 信 完 了 通 知
フレーム 送 信 が 正 常 終 了 した 時 に 1 になる。
ACK 要 求 するフレームでは ACK が 正 しく 受 信 できたとき、ACK 要 求 しないフ
レームではフレームを 送 信 し 終 わった 時 に 1 になる。
2 INT_RXFAIL フレーム 受 信 失 敗 通 知
フレーム 受 信 が 失 敗 した 時 に 1 になる。
受 信 失 敗 の 要 因 としては 以 下 の 4 つがある
• CRC エラーを 検 出 した。
• 受 信 フレームバッファがビジー 状 態 で 受 信 開 始 した。
• MAC ヘッダフィルタリングで 破 棄 された。
• キャリアロスト
(MAC ヘッダから 想 定 されるフレーム 長 が PHR で 示 されるフレーム 長 より
も 長 い)
1 INT_RXEND フレーム 受 信 完 了 通 知
正 常 にフレーム 受 信 が 完 了 し、 受 信 フレームバッファに 読 み 出 し 可 能 なデータ
が 格 納 された 時 に 1 になる。フラグメントモードで 受 信 した 際 も、 最 終 データを 受
信 フレームバッファに 格 納 した 時 に 1 になる。OPE_MODE レジスタの
TRX_EN フィールド(bit[1])を 0 に 設 定 し、 受 信 動 作 を 強 制 終 了 させた 場 合 にも
1 になる。
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0 INT_RXST フレーム 受 信 開 始 通 知
フレーム 受 信 が 開 始 し、SFD フレームが 検 出 された 時 に 1 になる。SFD 長 が 0
バイトに 設 定 されている 場 合 には、フレーム 受 信 が 開 始 されプリアンブルが 検
出 された 時 に 1 になる。
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30.2.5 TXFRMCTRレジスタ
表 30-6 TXFRMCTR レジスタ
RegisterName Address RW Default
TXFRMCTR 004h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved REST_CAL SYMCLK
_STP
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
BKOFF_
BKOFF_
TX_FRM_PROP
ACKREQ_
ACKREQ_
ISSUE_
ISSUE
RESULT
REQ
TX1
TX0
TX1
_TX0
(Read Only)
Function
フレーム 送 信 およびバックオフの 制 御 を 行 う。
Bit Bit Name Function
15:10 Reserved
9 REST_CAL CAP 時 間 計 算 オプション
送 信 前 の BKOFF 実 行 後 に、 送 信 データが CAP 時 間 内 に 送 りきれるかどう
かの 判 断 をする。
1: CAP 残 り 時 間 内 に 送 れることを 確 認 する。
送 信 フレームが CAP 内 に 送 りきれないと 判 断 した 場 合 には、バックオフ
失 敗 して 送 信 FAIL となる。
0: CAP 残 り 時 間 内 に 送 れることを 確 認 しない。(デフォルト)
送 信 フレームが CAP 内 に 送 りきれるかどうかの 判 断 をせず、BKOFF
終 了 後 に 送 信 を 開 始 する。
SLOT_CTR レジスタの FINAL_CAP_POS フィールド(bit[10:8]) の 値 が
0h の 場 合 、このフィールドは 0 に 設 定 すること。
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8 SYMCLK_STP MAC シンボルクロック 停 止
MAC のシンボルクロック 動 作 を 一 時 停 止 させる
1: シンボルクロックを 停 止 する。
本 レジスタが 1の 時 、MACのシンボルクロックは 動 作 を 一 時 的 に 停 止 す
る。その 時 のカウンタの 値 は、 本 ビットが 0 になるまで 保 持 される。
0: シンボルクロックを 動 作 する。
シンボルクロックを 停 止 させる 場 合 は、TXCLK1 レジスタの DUR フィールド
(bit[13:12])を 00b 以 外 に 設 定 してからこのフィールドを 1 に 設 定 すること。
送 受 信 する 際 にはシンボルクロックを 動 作 状 態 にしなければならない。
7 BKOFF_RESUL
T
バックオフ 要 求 結 果
BKOFF_REQ フィールド( 本 レジスタ bit[6])でバックオフ 要 求 をした 結 果
を、 本 ビットから 読 み 出 すことができる。
1: バックオフ 成 功 ( 送 信 チャネルはアイドルである)
0: バックオフ 失 敗 ( 送 信 チャネルはビジーである)
6 BKOFF_REQ バックオフ 要 求
バックオフ 要 求 実 行 期 間 中 は 送 信 開 始 できない。
受 信 中 にバックオフ 要 求 した 場 合 には、 受 信 が 終 了 するまで 受 け 付 けられ
ない。
1: バックオフ 開 始 ( 本 ビットが 1 の 間 はバックオフ 動 作 中 であることを 示 す)
本 レジスタが 1 の 時 、バックオフを 実 行 し、バックオフが 終 了 すると 自 動
的 に 0 にクリアされる(バックオフが 成 功 、 失 敗 に 関 わらず 終 了 すると 自
動 的 に 0 に 戻 る)。バックオフは 図 16-1 で 定 められたモードで 行 い、 実
行 完 了 時 には 割 り 込 みが 発 生 する。 実 行 結 果 は、BKOFF_RESULT
( 本 レジスタbit[7])で 確 認 できる。
0: バックオフ 終 了
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5:4 TX_FRM_PROP 送 信 フレームタイプ 設 定
設 定 できるタイプは、Normal、GTS、Beacon、Emergency の 4 タイプであ
る。
00b: Normal(コンテンションアクセス 期 間 中 に 使 用 できる)
01b: GTS (MYGTS スロットにて 発 行 される)
10b: Beacon (ビーコンインターバル 開 始 時 に 発 行 される)
11b: Emergency ( 発 行 期 間 に 制 約 はなし)
Beacon、GTS タイプでは、ハードウェアによる 送 信 前 のバックオフが 有 効 に
なっている 場 合 であっても、バックオフなしで 送 信 する。
Beacon を 使 用 していない 場 合 (SLOT_CTR レジスタの BO フィールド
(bit[3:0])=SO フィールド(bit[7:4])=0Fh)には、Normal モードしか 設 定 でき
ない。
3 ACKREQ_TX1 送 信 フレームバッファ 1 フレームの ACK 期 待
送 信 フレームバッファ 1 にて 送 信 されるフレームの 送 信 完 了 を、ACK 受 信 で
行 うか 否 かを 設 定 する。
1: ACK 応 答 を 期 待 する。
ACK を 受 信 するためには、MHR にて ACK 期 待 フレームであることを
示 すビット(MAC ヘッダの FC フィールド 内 の ACK 要 求 ビット)を 1 にし
たフレームデータを、 送 信 フレームバッファ 1 に 保 持 する 必 要 がある。
RXLIM レジスタの ACK_WAIT フィールド(bit[15:8])で 設 定 された 時
間 内 に ACK フレームを 受 け 取 れない 場 合 には、 再 送 処 理 を 行 う。
0: ACK 応 答 を 期 待 しない。
2 ACKREQ_TX0 送 信 フレームバッファ 0 フレームの ACK 期 待
送 信 フレームバッファ 0 にて 送 信 されるフレームの 送 信 完 了 を、ACK の 受
信 で 行 うかどうか 設 定 する。
1: ACK 応 答 を 期 待 する。
ACK を 受 信 するためには、MHR にて ACK 期 待 フレームであることを
示 すビット(MAC ヘッダの FC フィールド 内 の ACK 要 求 ビット)を 1 にし
たフレームデータを 送 信 フレームバッファ 0 に 保 持 していないといけな
い。RXLIM レジスタの ACK_WAIT フィールド(bit[15:8])で 設 定 された
時 間 内 に ACK フレームを 受 け 取 れない 場 合 には、 再 送 処 理 を 行 う。
0: ACK 応 答 を 期 待 しない。
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1 ISSUE_TX1 送 信 フレームバッファ 1 フレーム 送 信 要 求
送 信 フレームバッファ 1 内 に 蓄 えられたフレームを 送 信 する。 本 ビットは 送 信
完 了 までは 1 が 保 持 され、 送 信 完 了 ( 失 敗 も 含 めて)した 際 に 0 になる。
1: 送 信 開 始 および 送 信 中
本 レジスタに 1 が 書 き 込 まれた 場 合 、 送 信 フレームバッファ 1 に 蓄 えられ
ているデータが 送 信 される。 送 信 フレームバッファ 0 のデータを 送 信 中 に
本 ビットを 1 にすると、 送 信 フレームバッファ 0 の 送 信 が 終 了 後 、 送 信 フ
レームバッファ 1 のデータを 送 信 開 始 する。
0: アイドル 状 態 ( 送 信 完 了 後 、 自 動 的 に 0 に 戻 る)
0 ISSUE_TX0 送 信 フレームバッファ 0 フレーム 送 信 要 求
送 信 フレームバッファ 0 内 に 蓄 えられたフレームを 送 信 する。 本 ビットは 送 信
完 了 までは 1 が 保 持 され、 送 信 完 了 ( 失 敗 も 含 めて)した 際 に 0 になる。
1: 送 信 開 始 および 送 信 中
本 レジスタに 1 が 書 き 込 まれた 場 合 、 送 信 フレームバッファ 0 に 蓄 えられ
ているデータが 送 信 される。 送 信 フレームバッファ 1 のデータを 送 信 中 に
本 ビットを1にすると、 送 信 フレームバッファ 1 の 送 信 が 終 了 した 後 に、 送
信 フレームバッファ 0 のデータを 送 信 開 始 する。
0: アイドル 状 態 ( 送 信 完 了 後 、 自 動 的 に 0 に 戻 る)
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30.2.6 RXFRMCTRレジスタ
表 30-7 RXFRMCTR レジスタ
RegisterName Address RW Default
RXFRMCTR 005h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
RSSI
(Read Only)
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
SENSE_
RSSI_
SENSE_
RX_BUF_
RX_BUF_
RESULT
REQ
REQ
CLR
COND
(Read Only)
(Read Only)
Function
フレーム 受 信 および RSSI 計 測 の 制 御 を 行 う。
Bit Bit Name Function
15:8 RSSI RSSI 測 定 結 果
このフィールドは、RSSI 要 求 結 果 の RSSI 値 を 保 持 する。SENSE 要 求 の
場 合 にも、 本 レジスタから RSSI 値 を 読 み 取 ることができる。
7:5 Reserved
4 SENSE_RESULT SENSE 結 果
SENSE_REQ 及 び RSSI_REQ にて CCA_CTR レジスタの
SENSE_LEVEL フィールド(bit[15:8])で 定 義 された 閾 値 よりも 大 きな
RSSI 値 が 計 測 できると、 本 ビットが 1 になると 同 時 に、SENSE 割 り 込 みが
発 生 する。
1: SENSE_REQ 及 び RSSI_REQ で 測 定 した RSSI 値 が、 閾 値 よりも 大 き
いことを 示 す。
0: SENSE_REQ 及 び RSSI_REQ で 測 定 した RSSI 値 が、 閾 値 と 同 じか、
小 さいことを 示 す。
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3 RSSI_REQ RSSI 測 定 要 求
RSSI 要 求 は、OPE_MODE レジスタの TRX_EN フィールド(bit[1])=1 の
状 態 でのみ 要 求 可 能 である。
RSSI_REQ、BKOFF_REQ、SENSE_REQ において、 複 数 の 要 求 を 同 時
に 1 にしないこと。
1: RSSI 測 定 開 始 & 測 定 中
本 ビットが 1 になると、RSSI 値 の 測 定 を 開 始 する。 測 定 が 完 了 すると 本
ビットは 自 動 的 に 0 にクリアされ、RSSI 完 了 割 り 込 みが 発 生 する。
もし SFD フレーム 検 出 後 のフレーム 受 信 中 に RSSI_REQ が 要 求 され
た 場 合 には、 受 信 完 了 してから 測 定 を 行 う。
また、プリアンブル 検 出 動 作 中 に RSSI_REQ を 行 うと、そのフレームの
受 信 を 失 敗 する 可 能 性 がある。 送 信 中 に RSSI_REQ を 行 うと、 送 信 完
了 してから 測 定 を 行 う。
0: アイドル、RSSI 測 定 完 了 (RSSI 測 定 終 了 後 、 自 動 的 に 0 になる)
2 SENSE_REQ SENSE 要 求
SENSE 要 求 は、OPE_MODE レジスタの TRX_EN フィールド(bit[1])=0
の 状 態 でのみ 要 求 可 能 である。
RSSI__REQ、BKOFF_REQ、SENSE_REQ において 複 数 の 要 求 を 同 時
に 1 にしないこと。
1: SENSE 開 始
本 ビットが 1 になると、SENSE 動 作 を 開 始 する。 測 定 が 完 了 すると 本 ビ
ットは 自 動 的 に 0 にクリアされ、 測 定 した RSSI 値 が 設 定 した 閾 値
(CCA_CTR レジスタの SENSE_LEVEL フィールド(bit[15:8]))よりも
大 きい 場 合 には 割 り 込 みが 発 生 する。
0: アイドル、SENSE 終 了 (SENSE 動 作 が 終 了 すると、 自 動 的 に 0 にな
る)
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1 RX_BUF_CLR RX バッファ 開 放
1: RX バッファ 開 放
本 ビットは 受 信 フレームバッファを 開 放 するために 使 用 する。 受 信 フレー
ムは 一 旦 受 信 フレームバッファに 蓄 えられる。 蓄 えられたデータを 外 部
uC により 読 み 出 し 完 了 するまでに 新 たなフレームを 受 信 すると、 受 信 フ
レームバッファのデータが 上 書 きされてしまう。これを 避 けるため
RX_BUF_COND フィールド( 本 レジスタの bit[0])=1 の 状 態 では 新 たな
フレームが 受 信 できないようになっている。 外 部 uC が 受 信 フレームバッ
ファ 内 のデータを 読 み 出 し 終 了 した 段 階 で、 新 たなフレームを 受 信 できる
ようにするために、 本 ビットを 使 用 して 受 信 フレームバッファの 開 放 が 必
要 である。
受 信 データを GPIO 端 子 から 出 力 する 場 合 でも、 受 信 動 作 完 了 時 に 受
信 フレームバッファの 開 放 が 必 要 である。
本 レジスタは、 開 放 動 作 完 了 後 、 自 動 的 に 0 に 初 期 化 される。
0 RX_BUF_COND RX バッファ 状 態
1: ビジー(RX フレームバッファ 内 に 有 効 な 受 信 データが 存 在 する)
受 信 バッファ 内 に 有 効 なデータが 入 っていることを 示 す。 受 信 成 功 、もし
くは 失 敗 した 場 合 に、 本 ビットは 自 動 的 に 1 になる。 本 ビットが 1 の 間 は、
新 たなフレーム 受 信 ができないため、RX_BUF_CLR フィールド( 本 レジ
スタの bit[1])によるバッファ 開 放 動 作 が 必 要 である。
OPE_MODE レジスタの TRX_EN フィールド(bit[1])=0 による 強 制 受 信
終 了 時 にも 本 ビットは 1 に 設 定 されるため、RX_BUF_CLR フィールド
( 本 レジスタの bit[1])による 開 放 作 業 が 必 要 である。
0: アイドル(RX フレームバッファ 開 放 状 態 )
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30.2.7 STATUS レジスタ
表 30-8 STATUS レジスタ
RegisterName Address RW Default
STATUS 006h R 0180h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
VER
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
CAP CUR_SLOT TXFAIL_INFO
Function
動 作 状 態 をモニタする。
Bit Bit Name Function
15:8 VER チップバージョン
チップバージョン(01h)が 常 に 読 みだされる。
7 CAP コンテンションアクセス 期 間
1: コンテンションアクセス 期 間 である。
0: コンテンションアクセス 期 間 ではない。
6:3 CUR_SLOT 現 在 の SuperFrame スロット 番 号 を 示 す。
2:0 TXFAIL_INFO フレーム 送 信 失 敗 情 報
送 信 が 失 敗 した 際 、 送 信 失 敗 の 原 因 を 示 す。CAP 期 間 外 でフレームを 送 信 す
るためには、 送 信 フレーム 情 報 は emergency に 設 定 すること。(TXFRMCTR
レジスタの TX_FRM_PROP フィールド(bit[5:4]) 参 照 )
000b: バックオフ 失 敗
送 信 前 バックオフでチャネルビジーであったことを 示 す。
001b: 再 送 上 限 回 数 オーバー
フレーム 再 送 上 限 回 数 に 達 したことを 示 す。
010b: コンテンションアクセス 期 間 外
バックオフ 完 了 タイミングがコンテンションアクセス 期 間 に 入 っていなかっ
たことを 示 す。
011b: パラメータ 異 常
CRC サイズと 比 較 して 送 信 フレーム 長 が 短 すぎることを 示 す。
1xxb: Reserved
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30.2.8 BKOFF_CTR レジスタ
表 30-9 BKOFF_CTR レジスタ
RegisterName Address RW Default
BKOFF_CTR 007h RW 536Ch
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
MAX_BE
MIN_BE
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
RETRY_LIMIT INITIAL_CW BKOFF_MAX
Function
バックオフ 動 作 を 制 御 する。
Bit Bit Name Function
15:12 MAX_BE 最 大 バックオフ 時 間
本 レジスタは、ランダムバックオフの 際 の 最 大 バックオフ 時 間 を 決 定 する。
バックオフ 時 間 は、0~2 MAX_BE-1 の 間 で 選 択 される。バックオフ 開 始 時 に
は、BE(バックオフエレメント)は MIN_BE 値 よりスタートし、キャリアセンス
の 失 敗 ごとに BE が 1 ずつ MAX_BE まで 増 加 する。BE が MAX_BE に
達 すると、キャリアセンス 失 敗 時 にも BE の 値 は 変 化 しない。
デフォルト 値 は 5h。
11:8 MIN_BE 最 小 バックオフ 時 間
本 レジスタは、ランダムバックオフの 際 の 最 小 バックオフ 時 間 を 決 定 する。
バックオフ 開 始 時 のバックオフ 時 間 は、0~2 MIN_BE-1 となる。
デフォルト 値 は 3h。
7:5 RETRY_LIMIT 再 送 回 数
本 レジスタは、ACK 期 待 するフレームを 送 信 後 に ACK 受 信 できなかった 場
合 に、 何 回 まで 再 送 を 繰 り 返 すかを 決 定 する。 本 レジスタに 設 定 された 再 送
回 数 分 の 再 送 を 繰 り 返 した 後 に ACK 受 信 できなかった 場 合 には 再 送 回 数
オーバーとし、STATUS レジスタの TXFAIL_INFO フィールド(bit[2:0])を
001b に 設 定 し 送 信 処 理 を 完 了 する。
デフォルト 値 は 3h。
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4:3 INITIAL_CW コンテンションウインドウ 値
本 レジスタは、Slotted モードの 際 に 有 効 である。
ランダムバックオフ 後 にチャネル 状 態 がクリアであることを 確 認 する 回 数 を
本 レジスタで 設 定 する。 本 レジスタに 設 定 された 回 数 分 連 続 してチャネル 状
態 がクリアであることが 確 認 された 場 合 に、バックオフ 成 功 となる。
デフォルト 値 は 1h。
2:0 BKOFF_MAX 再 バックオフ 回 数
ランダムバックオフ 動 作 後 にチャネル 状 態 の 確 認 を 行 うが、チャネルがビジ
ー 状 態 の 場 合 に 再 バックオフを 行 う 回 数 を 指 定 する。 本 レジスタに 設 定 され
た 回 数 分 の 再 バックオフを 繰 り 返 してもチャネル 状 態 がクリアであることが
確 認 できない 場 合 には、STATUS レジスタの TXFAIL_INFO フィールド
(bit[2:0])を 000b に 設 定 し 送 信 処 理 を 完 了 する。
デフォルト 値 は 4h。
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30.2.9 IFS レジスタ
表 30-10 IFS レジスタ
RegisterName Address RW Default
IFS 008h RW 140Ch
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
LIFS
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
SIFS
Function
インターフレームスペースを 設 定 する。
Bit Bit Name Function
15:8 LIFS ロングインターフレームスペース
ロングフレームを 受 信 もしくは 送 信 した 際 に、ACK フレームを 除 く 次 のフレーム
を 送 信 するまでの 時 間 を 決 定 する。
ロングフレームとは、 送 信 もしくは 受 信 したフレーム 長 が RXLIM レジスタの
SIFS_SIZE フィールド(bit[7:0])で 設 定 された 長 さよりも 長 いことを 意 味 する。
設 定 単 位 はシンボルクロックである。
7:0 SIFS ショートインターフレームスペース
ショートフレームを 受 信 もしくは 送 信 した 際 に、ACK フレームを 除 く 次 のフレー
ムを 送 信 するまでの 時 間 を 決 定 する。
ショートフレームとは、 送 信 もしくは 受 信 したフレーム 長 が RXLIM レジスタの
SIFS_SIZE フィールド(bit[7:0])で 設 定 された 長 さよりも 短 いか 等 しいことを 意
味 する。ACK フレームを 自 動 送 信 する 際 には、 必 ず SIFS が 使 用 される。
設 定 単 位 はシンボルクロックである。
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30.2.10 RXLIM レジスタ
表 30-11 RXLIM レジスタ
RegisterName Address RW Default
RXLIM 009h RW 1012h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
ACK_WAIT
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
SIFS_SIZE
Function
ACK フレーム 待 ち 時 間 および SIFS 用 のフレーム 長 を 設 定 する。
Bit Bit Name Function
15:8 ACK_WAIT ACK 待 機 時 間
送 信 してから、ACK フレームを 受 信 するまでの 時 間 を 示 す。ACK フレームを 期
待 するフレームを 送 信 したのち、 本 レジスタで 設 定 された 時 間 以 内 に ACK フレ
ーム 受 信 が 完 了 しないと 再 送 処 理 を 開 始 する。 設 定 単 位 は TXCLK1 レジスタ
および TXCLK2 レジスタで 設 定 されたシンボルクロックを SLOTINT レジスタ
の SYMBOL_DIV フィールド(bit[14:12])で 分 周 したクロックである。
デフォルト 値 は 10h。
7:0 SIFS_SIZE SIFS フレーム 長
送 受 信 したフレームがロングフレームなのかショートフレームなのかを 決 定 する
ためのレジスタである。 本 レジスタ 値 より 送 受 信 したフレーム 長 が 長 い 場 合 には
ロングフレーム、 短 いか 等 しい 場 合 にはショートフレームと 判 定 する。
デフォルト 値 は 12h。
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30.2.11 SLOT_CTR レジスタ
表 30-12 SLOT_CTR
RegisterName Address RW Default
SLOT_CTR 00ah RW 3FFFh
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
BLOST_CLR BLOST_TH FINAL_CAP_POS
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
SO
BO
Function
Beacon スロット、SuperFrame スロットを 制 御 する。
Bit Bit Name Function
15 BLOST_CLR Beacon Lost カウンタクリア
1: カウンタをクリア (クリア 後 自 動 的 に 0 にリセットされる)
MN87401 は、Beacon フレームの 受 信 により 自 動 的 に Beacon Lost カ
ウンタをクリアしない。このため、 外 部 uC にて Beacon フレームの 受 信 を
確 認 した 際 には、 不 要 な Beacon Lost 検 出 割 り 込 みが 発 生 しないよう、
Beacon Lost カウンタのクリアを 実 行 しなければならない。クリア 実 行
後 、 本 ビットは 自 動 的 に 0 にリセットされる。
14:12 BLOST_TH Beacon Lost 検 出 閾 値
MN87401 に 内 蔵 された BeaconLost カウンタは、Beacon 周 期 の 開 始 タ
イミングにてインクリメントされる。 本 レジスタに 設 定 された 回 数 分 の
Beacon 周 期 内 に、BeaconLost カウンタをクリアしなければ、Beacon
Lost 割 り 込 みが 発 生 する。
デフォルト 値 は 3h。
11:8 FINAL_CAP_POS 最 終 CAP SLOT 番 号
本 ビットは 最 後 の CAP SLOT 番 号 を 示 す。Super Frame 周 期 内 にある
コンテンションアクセス 期 間 後 の GTS 期 間 の 開 始 を 検 出 するために 用 い
る。GTS を 使 用 しない 場 合 、 本 ビットは Super Frame 周 期 をフルに 使 用
できるよう 0fh に 設 定 する。MN87401 は CAP 期 間 以 外 では
Emergency 属 性 のフレーム 以 外 は 送 信 できないが、 受 信 は 可 能 であ
る。
デフォルト 値 は 0Fh。
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7:4 SO Superframe 周 期
本 レジスタは Superframe 周 期 パラメータを 示 す。Inactive Period が 必
要 な 場 合 は、Superframe 周 期 は BO フィールドよりも 小 さい 値 に 設 定 し
なければならない。Inactive Period が 不 要 な 場 合 、SO フィールドと BO
フィールドを 同 じ 値 に 設 定 すること。
デフォルト 値 は 0Fh。
3:0 BO Beacon 周 期
本 レジスタは Beacon 周 期 のパラメータを 示 す。
本 レジスタが 0Fh に 設 定 されたとき、Beacon 割 り 込 みは 生 成 されない。
SO フィールドと BO フィールドが 同 じ 値 に 設 定 されたとき、Inactive
Period は 設 けられない。
SO フィールドが BO フィールドより 小 さいとき、Inactive Period は Super
Frame の 後 に 設 けられる。InactivePeriod であっても、 外 部 uC からの
指 示 により 受 信 は 可 能 であるが、 送 信 は 禁 止 である。
デフォルト 値 は 0Fh。
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30.2.12 TXCLK1 レジスタ
表 30-13 TXCLK1 レジスタ
RegisterName Address RW Default
TXCLK1 00Bh RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
DIV1_SEL[1:0] DUR DEVMODE DIVNUM1[10:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
DIVNUM1[7:0]
Function
送 信 データ 用 ビットクロックを 設 定 する。
Bit Bit Name Function
15:14 DIV1_SEL[1:0] DIVNUM1 で 分 周 したクロックを 選 択 する 比 率 選 択 。
DIV1_SEL[2]は TXCLK2 レジスタに 配 置 されている。
レジスタ 設 定 値 は、 実 際 の 値 -1 である。
13:12 DUR MAC 動 作 用 送 信 シンボルデュレーション
シンボルデュレーションを 生 成 するのに 必 要 なビットクロック 数 を 示 す。
1 シンボルデュレーションは 変 調 モードによって 定 義 されており、 以 下 の 4 通
りである。
00b: ビットクロック
01b: 4 ビットクロック 分
10b: 8 ビットクロック 分
11b: 32 ビットクロック 分
11 DEVMODE DIVNUM1 分 周 した 後 のクロックを、DEVMODE にしたがって 分 周 してビ
ットクロックを 作 る。 本 ビットで 送 信 信 号 のオーバークロック 比 を 選 択 する。
0: 13 倍
1: 10 倍
本 ビットは、DIVNUM1、DIVNUM2 において 共 通 で 使 用 する。
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10:0 DIVNUM1 送 信 用 ビットクロック 生 成
本 フィールドと DEVMODE フィールドを 組 み 合 わせ、XTAL 26MHz を 分 周
し、1 ビットのレートを 生 成 する。
また、TXCLK2 レジスタで 分 周 したクロックとの 切 り 替 えにより、26MHz の
整 数 分 周 では 生 成 できないレートを 近 似 的 に 生 成 することが 可 能 である。
レジスタ 設 定 値 は、 実 際 の 値 -1 である。
Bitclock = 26MHz/((DIVNUM1+1)×(DIVSEL1+1) +
(DIVNUM2+1)×(DIVSEL2+1))/((DIVSEL1+1)+(DIVSEL2+1)) / X
ここで、X=10 (DEVMODE=0)あるいは X=13 (DEVMODE=1)である。
FSK(100Kbps)モード
DIVNUM1 = 19h
DEVMODE=0
DIV1_SEL=0
DUR=0 (symbol =1bit)
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30.2.13 TXCLK2 レジスタ
表 30-14 TXCLK2 レジスタ
RegisterName Address RW Default
TXCLK2 00ch RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
DIV2_SEL[3:0]
DIV1_
SEL[2]
DIVNUM2 [10:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
DIVNUM2[7:0]
Function
送 信 データ 用 ビットクロックを 設 定 する。
Bit Bit Name Function
15:12 DIV2_SEL DIVNUM2 で 分 周 したクロックを 選 択 する 比 率 選 択
DIV1NUM1 分 周 クロックと DIV2NUM 分 周 クロックを
DIV1_SEL : DIV2_SEL の 比 率 で 選 択 する。
オーバーサンプリングクロックが、26MHz の 整 数 分 周 で 生 成 できる 場 合 に
は、DIV1_SEL と DIV2_SEL に 同 じ 値 を 設 定 すること。
レジスタ 設 定 値 は、 実 際 の 値 -1 である。
11 DIV1_SEL[2]
10:0 DIVNUM2 送 信 用 ビットクロック 生 成
本 フィールドと TXCLK1 の DEVMODE フィールドを 組 み 合 わせて、XTAL
26MHz を 分 周 し、1 ビットのレートを 生 成 する。
TXCLK1 レジスタで 分 周 したクロックとの 切 り 替 えにより、26MHz の 整 数
分 周 では 生 成 できないレートを 近 似 的 に 生 成 することが 可 能 である。
レジスタ 設 定 値 は、 実 際 の 値 -1 である。
FSK(100Kbps)モード
DIVNUM2 = 19h
DIV2_SEL = 0h
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30.2.14 SLOTINT レジスタ
表 30-15 SLOTINT レジスタ
RegisterName Address RW Default
SLOTINT 00dh RW 0EEEh
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
GTS_EN SYMBOL_DIV MYGTS
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
BEACON_INTR_POS
GTS_INTR_POS
Function
GTS、Beacon 割 り 込 み 位 置 を 制 御 する。
Bit Bit Name Function
15 GTS_EN GTS 機 能
割 り 込 み 生 成 および GTS 送 信 タイミングの 生 成 の ON/OFF を 制 御
する。
1: GTS イネーブル
0: GTS ディスエーブル(デフォルト)
14:12 SYMBOL_DIV ACK 待 ち 時 間 タイマ 用 分 周 値
シンボルクロックを 本 レジスタで 設 定 した 値 で 分 周 して、ACK 待 ち
時 間 用 タイマのクロックとする。
000b 1 分 周 (デフォルト)
001b 2 分 周
010b 4 分 周
011b 8 分 周
100b 16 分 周
101b 32 分 周
110b 64 分 周
111b 128 分 周
11:8 MYGTS GTS 開 始 位 置
GTS スロットの 開 始 位 置 を 示 す。
デフォルト 値 は 0Eh。
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7:4 BEACON_INTR_POS Beacon 割 り 込 み 位 置
Beacon を 準 備 するための 外 部 uC への 割 り 込 み 発 生 タイミングを
示 す。 割 り 込 みは、Beacon 送 信 タイミングより Baseslot ×
(BEACON_INTR_POS+1) 前 のタイミングで 発 生 する。Baseslot
長 はシンボル 長 ×60 である。
本 フィールドには 0Fh 以 外 を 設 定 すること。
デフォルトは 0Eh。
3:0 GTS_INTR_POS GTS 割 り 込 み 位 置
GTS フレームを 準 備 するためのマイコンへの 割 り 込 み 発 生 タイミン
グを 示 す。 割 り 込 みは MYGTS のタイミングの Baseslot ×
(GTS_INTR_POS+1) 前 で 発 生 する。Baseslot 長 はシンボル 長 ×
60 である。MYGTS フィールドが 0 に 設 定 されている 場 合 には、 割 り
込 みが 発 生 しない。
デフォルトは 0Eh。
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30.2.15 FIELD_CTR レジスタ
表 30-16 FIELD_CTR レジスタ
RegisterName Address RW Default
FIELD_CTR 00eh RW 0009h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
CRC CRCINIT CRCINV CRC32 CRCEN
START
bit 7 bit 6 bit 5 Bit 4 bit 3 bit 2 bit 1 bit 0
Reserved SFD_LEN PHR_LEN
Function
PHR,SFD,CRC フィールドを 制 御 する。
Bit Bit Name Function
15:13 Reserved
12 CRCSTART CRC 計 算 開 始 タイミング
本 レジスタは 送 受 信 の 両 方 に 対 して 有 効 である。
1: PHR から CRC 計 算 を 開 始 する。
0: MHR から CRC 計 算 を 開 始 する。(デフォルト)
OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])=1 かつ 本 レジスタ
の PHR_LEN フィールド(bit[2:0])=2 以 上 の 設 定 の 場 合 、 本 レジスタは 0 に 設
定 すること。
11 CRCINIT CRC 初 期 値
CRC 計 算 の 初 期 値 を 設 定 する。 本 レジスタは 送 受 信 の 両 方 に 対 して 有 効 であ
る。
1: 全 て 1
0: 全 て 0(デフォルト)
受 信 動 作 時 は、OPE_MODE レジスタの PHR_MHR_EN フィールド
(bit[5])=1 かつ 本 レジスタの PHR_LEN フィールド(bit[2:0])=2 以 上 の 設 定 の
場 合 、 受 信 したフレームの PHR の bit[12]により、 以 下 のように 決 定 される。
PHR.bit[12]
1: 全 て 0
0: 全 て 1
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10 CRCINV CRC 計 算 結 果 反 転
送 受 信 の 両 方 に 対 して 有 効 である。
1: 反 転 (1の 補 数 )する。
0: 反 転 しない。(デフォルト)
受 信 動 作 時 は、OPE_MODE レジスタの PHR_MHR_EN フィールド
(bit[5])=1 かつ 本 レジスタの PHR_LEN フィールド(bit[2:0])=2 以 上 の 設 定 の
場 合 、 受 信 したフレームの PHR の bit[12]により、 以 下 のように 決 定 される。
PHR.bit[12]
1: 反 転 しない。
0: 反 転 (1の 補 数 )する。
9 CRC32 CRC 32/16 ビットモード 切 替
本 レジスタは 送 受 信 の 両 方 に 対 して 有 効 である。
1: 32 ビット CRC
0: 16 ビット CRC(デフォルト)
受 信 動 作 時 は、OPE_MODE レジスタの PHR_MHR_EN フィールド
(bit[5])=1 かつ 本 レジスタの PHR_LEN フィールド(bit[2:0])=2 以 上 の 設 定 の
場 合 、 受 信 したフレームの PHR の bit[12]により、 以 下 のように 決 定 される。
PHR.bit[12]
1: CRC=16 ビット
0: CRC=32 ビット
8 CRCEN CRC 付 加 機 能
本 レジスタは 送 受 信 の 両 方 に 対 して 有 効 である。
1: 送 信 時 、データの 最 後 に CRC を 付 加 する。 受 信 時 、 受 信 フレームデータの
最 後 の 2 もしくは 4 バイトは CRC である。
0: 送 信 時 、CRC は 付 加 されない。 受 信 時 、 受 信 フレームデータの CRC 計 算
を 行 わない。 本 設 定 の 場 合 、PKT_FIL レジスタの CRC フィールド(bit[0])
は 0 に 設 定 すること。(デフォルト)
7:5 reserved
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4:3 SFD_LEN SFD 長 (SFD Length) 設 定
SFD の 長 さを 指 定 する。SFD 長 は 0-3 バイトで 設 定 できる。
SFD 長 が 1 以 上 の 場 合 には、PHR を 設 定 することが 出 来 る。
SFD 長 が 0 の 場 合 には、プリアンブル 検 出 ができたことで 受 信 フレームの 出 力
が 開 始 する。そして、フレームバッファに 受 信 データを 書 き 込 む 際 の 8 ビット 化
処 理 はプリアンブル 検 出 時 を 起 点 として 8 ビットごとにバイト 化 していくため、 正
しいバイト 境 界 になっていない 可 能 性 がある。フレーム 受 信 完 了 は 外 部 uC に
よる OPE_MODE レジスタの TRX_EN フィールド(bit[1])=0 に 設 定 し 強 制 終
了 させる 必 要 がある。
デフォルト 値 は 1h(1 バイト)。
2:0 PHR_LEN PHR 長 (PHR Length) 設 定
PHR の 長 さを 指 定 する。PHR 長 は 0-7 バイトの 範 囲 で 設 定 できる。
PHR 長 が 0 の 場 合 、フレーム 長 が 検 出 できないためフレーム 受 信 完 了 は
OPE_MODEレジスタのTRX_ENフィールド(bit[1])=0 による 強 制 終 了 のみで
ある。PHR 長 が 1 以 上 に 設 定 されている 場 合 には、PHRには 図 10-5、 図
10-6 で 示 されるフレーム 長 情 報 を 設 定 すること。PHR 長 が 2 以 上 の 設 定 であっ
てもフレーム 長 情 報 などは 上 位 の 2 バイトに 入 っているとして 処 理 される。PHR
長 が 3 バイト 以 上 の 場 合 、 上 位 2 バイト 以 外 は 受 信 処 理 に 影 響 を 与 えない。
SFD_LEN フィールドが 0 に 設 定 されている 場 合 には PHR_LEN は 0 を 設 定
すること。
デフォルト 値 は 1h(1 バイト)。
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30.2.16 FRM_INF レジスタ
表 30-17 FRM _INF レジスタ
RegisterName Address RW Default
FRM_INF 00fh RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
FRM_MODE
RXFRMINTR_TH
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
FIFO_
TXFRMINTR_TH
MODE
Function
フレーム 送 受 信 モードを 設 定 する。
Bit Bit Name Function
15 FRM_MODE 送 受 信 におけるフレーム 長 のモード 切 り 替 え
フレームデータを 外 部 uC との 間 でやり 取 りする 手 段 として、フラグメントモー
ドとパケットモードの 2 種 類 が 用 意 されている。
1: フラグメントモード
受 信 フレームバッファ 長 より 長 いフレームを 送 受 信 する 際 、 本 モードは 有
用 である。PHR 長 が 0 に 設 定 されているときは、 本 モードを 選 択 するこ
と。
送 信 時 、MN87401 は 送 信 が 完 了 するまでの 間 、 本 レジスタにより 定 義
されたタイミングで 割 り 込 みを 発 生 させる。 本 モードでは、 外 部 uC は 送
信 前 に 全 フレームを 送 信 フレームバッファに 蓄 える 必 要 はなく、 割 り 込 み
が 生 じたタイミングでフレーム 追 加 分 を 蓄 えていく。
受 信 時 、MN87401 は 受 信 が 完 了 するまでの 間 、 本 レジスタにより 定 義
されたタイミングで 割 り 込 みを 発 生 させる。 本 モードでは、 外 部 uC は 受
信 完 了 前 に 受 信 フレームバッファに 蓄 えられたフレームを 読 み 出 すこと
ができる。
0: パケットモード(デフォルト)
送 信 時 、MN87401 はフレーム 送 信 完 了 時 に 割 り 込 みを 発 生 させる。 外
部 uC は 送 信 前 に 全 フレームを 送 信 フレームバッファに 蓄 えなければな
らない。
受 信 時 、MN87401 はフレーム 受 信 を 開 始 すると、フレーム 全 体 の 受 信
完 了 時 に 割 り 込 みを 発 生 させる。 外 部 uC は 受 信 した 全 フレームが 受 信
フレームバッファに 蓄 えられた 後 、 読 み 出 すことができる。
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14:8 RXFRMINTR_TH 受 信 時 の 割 り 込 み 発 生 頻 度 (フラグメントモード 時 )
フラグメントモード 時 に、MN87401 が 受 信 割 り 込 みを 発 生 させる 頻 度 を 設
定 する。
7 FIFO_MODE 送 信 、 受 信 フレームバッファ 状 態 による 割 り 込 み 発 生 条 件 の 制 御
フラグメントモードでの 送 受 信 において、 割 り 込 みを 発 生 させるモードは、バ
イト 数 計 測 モードとアドレス 比 較 モードの 2 つがある。 本 レジスタは、この 2
つの 割 り 込 み 発 生 の 条 件 を 制 御 する。
1: アドレス 比 較 モード
送 信 時
フレームバッファの 読 み 出 しアドレスと 外 部 uC からの 書 き 込 みアドレス
の 差 を 計 算 し、フレームバッファ 内 の 未 送 信 データ 量 が 本 レジスタの
TXFRMINTR_TH フィールドで 示 される 設 定 値 になった 場 合 に 割 り 込
みを 発 生 させる。
受 信 時
受 信 フレームバッファへの 書 き 込 みアドレスとマイコンからの 読 み 出 し 要
求 アドレスを 比 較 して、フレームメモリ 内 の 読 み 出 されていないデータの
バイト 数 が 本 レジスタの RXFRMINTR_TH フィールドで 示 される 設 定
になった 際 に 割 り 込 みを 発 生 させる。
0: バイト 数 計 測 モード(デフォルト)
送 信 時
本 レジスタの TXFRMINTR_TH フィールドで 設 定 されたバイト 数 分 の
送 信 を 完 了 する 度 に 割 り 込 みを 発 生 させる。
受 信 時
PHY ブロックからの 受 信 データが 本 レジスタの RXFRMINTR_TH フィ
ールドで 設 定 されたバイト 数 分 受 信 フレームバッファに 蓄 えられる 度 に
割 り 込 みを 発 生 させる。
6:0 TXFRMINTR_TH 送 信 時 の 割 り 込 み 発 生 頻 度 (フラグメントモード 時 )
フラグメントモード 時 に、MN87401 が 送 信 割 り 込 みを 発 生 させる 頻 度 を 設
定 する。
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30.2.17 PKT_FIL レジスタ
表 30-18 PKT_FIL レジスタ
RegisterName Address RW Default
PKT_FIL 010h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved FAILTIM EXP_ACK
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
ACK_SQN DBL_SQN FC_VER FC_COM SPANID DPANID DADDR CRC
Function
MHR フィルタ 動 作 を 制 御 する。
Bit Bit Name Function
15:10 Reserved
9 FAILTIM 受 信 終 了 位 置 設 定
DPANID フィルタを 通 り、DADDR フィルタで 破 棄 されたフレームの 受 信 状 態
終 了 タイミングを 決 定 する。
1: PHR で 指 定 されたフレーム 長 分 を 受 信 完 了 時
0: MHR+AUX 終 了 時 (デフォルト)
8 EXP_ACK ACK 期 待 フィルタ 制 御
ACK フレームが 受 信 されたときの 動 作 を 決 定 する。
1: ACK 期 待 フィルタイネーブル
ACK 期 待 しないフレームの 送 信 後 に、ACK フレームを 受 信 すると、その
ACK フレームは 廃 棄 される。
0: ACK フレームフィルタディスエーブル(デフォルト)
ACK 期 待 しないフレームの 送 信 後 に、ACK フレームを 受 信 すると、その
ACK フレームは NORMAL フレームとして 受 信 される。
7 ACK_SQN ACK フレームの SQN フィルタ 制 御
1: SQN フィルタイネーブル
受 信 した ACK フレームの SQN 値 が、 直 前 に 送 信 したフレームの SQN と
異 なるとき、その ACK フレームは 廃 棄 される。
0: SQN フィルタディスエーブル(デフォルト)
ACK フレームの SQN 値 はチェックされない。
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6 DBL_SQN 多 重 受 信 排 除 フィルタ
1: フィルタイネーブル
前 に 受 信 したフレームの SQN と 同 じ SQN 値 を 持 ったフレームを 受 信 したと
き、そのフレームを 廃 棄 する。
0: フィルタディスエーブル(デフォルト)
SQN 値 のチェックをしない。
5 FC_VER フレームバージョンフィルタ
1: フレームバージョンが 0、1、2 のいずれでもないとき、フレームは 廃 棄 され
る。
0: 全 てのバージョンを 受 信 できる。(デフォルト)
4 FC_COM FC フィールドコマンドタイプフィルタ
1: コマンドタイプが 000b-101b でない 時 、フレームは 廃 棄 される。
0: 全 てのコマンドタイプを 受 信 できる。(デフォルト)
3 SPANID SPANID チェック 機 能
1: SPANID チェック 機 能 イネーブル
受 信 したビーコンフレームの SPANID が MYPANID と 異 なるもしくは
SPANID が 付 加 されていないとき、ビーコンフレームは 廃 棄 される。
0: SPANID チェック 機 能 ディスエーブル(デフォルト)
全 てのビーコンフレームを 受 信 できる。
2 DPANID デスティネーション PANID チェック 機 能
本 ビットは MHR に DPANID が 含 まれているときのみ 有 効 である。
1: DPANID チェック 機 能 イネーブル
DPANID を 確 認 し、MYPANID と 異 なるとき、フレームは 廃 棄 される。
DPANID が 0ffffh の 時 は、 有 効 フレームとして 処 理 する。
0: DPANID チェック 機 能 ディスエーブル(デフォルト)
DPANID チェックの 結 果 を 無 視 する。すべての DPANID を 有 効 として 処 理
する。
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1 DADDR デスティネーションアドレスチェック 機 能
本 ビットは MHR にデスティネーションアドレスが 含 まれているときのみ 有 効 で
ある。
1: デスティネーションアドレスチェック 機 能 イネーブル
デスティネーションアドレスを 確 認 し、MYADDR_S レジスタと 異 なる 場 合 、
このフレームを 廃 棄 する。デスティネーションアドレスが 0ffh(8 ビット 時 )、
0ffffh(16 ビット 時 ),0ffff_ffff_ffff_ffffh(64 ビット 時 )の 時 は 有 効 フレームとし
て 処 理 する。
0: デスティネーションアドレス 機 能 ディスエーブル(デフォルト)
デスティネーションアドレスの 確 認 結 果 を 無 視 し、 全 てのデスティネーション
アドレスを 有 効 として 処 理 する。
0 CRC CRC チェック 機 能
1: CRC チェック 機 能 イネーブル
CRC エラーフレームは 廃 棄 される。
0: CRC チェック 機 能 ディスエーブル(デフォルト)
CRC エラーフレームも 含 めた 全 てのフレームを 有 効 として 処 理 する。
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30.2.18 TIM_MISC レジスタ
表 30-19 TIM_MISC レジスタ
RegisterName Address RW Default
TIM_MISC 011h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved ENABLE CLKSRC
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
MISC_CMP
Function
MISC タイマを 制 御 する。
Bit Bit Name Function
15:11 Reserved
10 ENABLE MISC タイマ 機 能
1: イネーブル
0: ディスエーブル(タイマ 停 止 )
9:8 CLKSRC MISC タイマクロック 源
00b: シンボルクロック
01b: Backoff slot クロック
Backoff slot 周 期 はシンボル 周 期 ×20 である。
10b: SuperFrame slot クロック
11b: Beacon クロック
7:0 MISC_CMP MISC タイマの 割 り 込 み 発 生 閾 値
本 レジスタは MISC タイマの 割 り 込 み 発 生 閾 値 を 示 す。MISC タイマ 値 が 本 フィ
ールドと 同 じ 値 になり、かつ、 割 り 込 みマスク 未 設 定 時 に 割 り 込 みが 発 生 する。
MISC カウンタのカウントアップは、 動 作 中 のタイマクロック 源 を 使 用 するため、
スタートのタイミングとクロック 源 の 動 作 状 態 の 関 係 によっては、カウンタ 値 が 閾
値 に 到 達 するまでの 時 間 に、クロック 源 の 1 周 期 分 の 誤 差 が 発 生 する。タイマ
は 自 動 停 止 しないため、 割 り 込 みなどにより MISC タイマが MISC_CMP の 値
に 到 達 したことを 検 出 したら、タイマを 停 止 させるために ENABLE フィールドを
0 にすること。ENABLE フィールドを 0 に 設 定 すると、MISC カウンタがリセット
される。
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30.2.19 ACC_CNT レジスタ
表 30-20 ACC_CNT レジスタ
RegisterName Address RW Default
ACC_CNT 012h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
ACC_RD (Read Only)
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
BATCHK_
EN
TEMP_EN
Function
アクセサリを 制 御 する。
Bit Bit Name Function
15:8 ACC_RD アクセサリ 測 定 値 読 み 出 し 用 レジスタ
バッテリモニタ、あるいは 温 度 センサの 結 果 を 本 レジスタから 読 み 出 すことがで
きる。
7:2 Reserved
1 BATCHK_EN バッテリモニタ 機 能
1: イネーブル
バッテリモニタ 動 作 完 了 後 、 自 動 的 に 0 にリセットされる。
0: ディスエーブル(デフォルト)
0 TEMP_EN 温 度 モニタ 機 能
1: イネーブル
温 度 モニタ 動 作 完 了 後 、 自 動 的 に 0 にリセットされる。
0: ディスエーブル(デフォルト)
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30.2.20 CARRIER_SENSEレジスタ
表 30-21 CARRIER_SENSE レジスタ
RegisterName Address RW Default
CARRIER_SENSE 013h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
MODE
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
IDLE_
DETECT
COUNT
Function
キャリアセンスモードを 制 御 する。
Bit Bit Name Function
15:9 Reserved
8 MODE キャリアセンスモード
1: REPEAT モード
キャリアセンスを COUNT 回 繰 り 返 す
0: SINGLE モード(デフォルト)
キャリアセンスは 1 回 のみ 実 行 する
7 IDLE_DETECT チャネルアイドル 検 出 モード
1: アイドル 検 出 モード
バックオフを 動 作 させると、チャネルアイドル 状 態 を 検 出 する。REPEAT
モードが 選 択 されている 場 合 には、キャリアセンスアイドル 状 態 が
COUNT で 指 定 した 回 数 だけ 連 続 して 検 出 できた 場 合 にバックオフ 成 功
となり、 割 り 込 みが 発 生 する。 本 モードはアイドル 状 態 が 検 出 できない 限
り 終 了 しない。
0: ノーマルモード(デフォルト)
1 度 のキャリアセンス 結 果 で、チャネルアイドル 検 出 は 終 了 する。
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6:0 COUNT COUNT
MODE フィールド=1 の 場 合 、バックオフ 動 作 時 のチャネルビジー/アイドル
判 定 時 の RSSI 計 測 繰 り 返 し 回 数 を 指 定 する。CCA 測 定 結 果 でチャネルア
イドル 状 態 が 本 フィールドに 示 された 回 数 分 連 続 して 検 出 された 場 合 、バッ
クオフ 成 功 となり、 割 り 込 みが 発 生 する。
MODE フィールド=0 の 場 合 には、 本 レジスタは 無 効 である。
RSSI 測 定 回 数 = 設 定 値 +1
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30.2.21 MY_PANIDレジスタ
表 30-22 MY_PANID レジスタ
RegisterName Address RW Default
MY_PANID 014h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
MY_PANID [15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
MY_PANID [7:0]
Function
PANID を 設 定 する。
Bit Bit Name Function
15:0 MY_PANID MYPANID
MYPANID を 格 納 する 16 ビットのレジスタである。
PKT_FIL レジスタの DPANID フィールド(bit[2])=1 もしくは 同 レジスタの
SPANID フィールド(bit[3])=1 の 設 定 のとき、 受 信 したフレームのヘッダを
確 認 するのために 使 用 する。
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30.2.22 MYADDR レジスタ
表 30-23 MYADDR レジスタ
RegisterName Address RW Default
MYADDR 015-018h RW 0000h
Validation bit
bit 63 bit 62 bit 61 bit 60 bit 59 bit 58 bit 57 bit 56
MYADDR[63:56]
bit 55 bit 54 bit 53 bit 52 bit 51 bit 50 bit 49 bit 48
MYADDR[55:48]
bit 47 bit 46 bit 45 bit 44 bit 43 bit 42 bit 41 bit 40
MYADDR[47:40]
bit 39 bit 38 bit 37 bit 36 bit 35 bit 34 bit 33 bit 32
MYADDR[39:32]
bit 31 bit 30 bit 29 bit 28 bit 27 bit 26 bit 25 bit 24
MYADDR[31:24]
bit 23 bit 22 bit 21 bit 20 bit 19 bit 18 bit 17 bit 16
MYADDR[23:16]
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
MYADDR[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
MYADDR[7:0]
Function
MAC アドレスを 設 定 する。
Bit Bit Name Function
63:0 MYADDR MAC アドレス
MAC アドレスを 格 納 する 64 ビットのレジスタである。 全 てのアドレスを 示 す
ために 8 つのレジスタが 使 われる。なお、ショートアドレスモード(16 ビット 長 )
もしくはシンプルアドレスモード(8 ビット 長 )を 使 用 する 時 は、MYADDR_S
レジスタが 使 用 され、 本 レジスタ 値 は 使 用 されない。
本 レジスタ 値 は、PKT_FIL レジスタの DADDR フィールド(bit[1])=1 の 設
定 の 時 、 受 信 したフレームのヘッダを 確 認 するために 使 用 される。
Address function
15h: MAC ADDR [15:0]
16h: MAC ADDR [31:16]
17h: MAC ADDR [47:32]
18h: MAC ADDR [63:48]
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30.2.23 MYADDR_S レジスタ
表 30-24 MYADDR_S レジスタ
RegisterName Address RW Default
MYADDR_S 019h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
MYADDR_S [15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
MYADDR_S [7:0]
Function
ショートアドレス、シンプルアドレスを 設 定 する。
Bit Bit Name Function
15:0 MYADDR_S ショートアドレス
シンプルアドレスモードのときは MYADDR_S[7:0]を 使 用 し、
MYADDR_S[15:8]は 使 用 しない。
本 レジスタ 値 は、PKT_FIL レジスタの DADDR フィールド
(bit[1])=1 の 設 定 の 時 、 受 信 したフレームのヘッダを 確 認 するた
めに 使 用 される。
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30.2.24 RF_PARAM_ADDR レジスタ
表 30-25 RF_PARAM_ADDR レジスタ
RegisterName Address RW Default
RF_PARAM_ADDR 022-026h RW 00E0h(022h)
00E4h(023h)
00E8h(024h)
00F0h(025h)
00F8h(026h)
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
RF_TXSTART_PARA
RF_TXEND_PARA
RF_RXSTART_PARA
RF_RXEND_PARA
RF_RXEN_OFF
Function
RF 制 御 パラメータテーブルアドレスを 設 定 する。
Bit Bit Name Function
15:8 Reserved
7:0 RF_TXSTART_PARA
RF_TXEND_PARA
RF_RXSTART_PARA
RF_RXEND_PARA
RF_RXEN_OFF
22h RF_TXSTART_PARA
RF ブロックが 送 信 モードを 開 始 する 時 の RF 設 定 パラメータ 格 納 アド
レス。
23h RF_TXEND_PARA
RF ブロックが 送 信 モードを 終 了 する 時 の RF 設 定 パラメータ 格 納 アド
レス。
24h RF_RXSTART_PARA
RF ブロックが 受 信 モードを 開 始 するときの RF 設 定 パラメータ 格 納 ア
ドレス。
25h RF_RXEND_PARA
RF ブロックが 受 信 モードを 終 了 する 時 の RF 設 定 パラメータ 格 納 アド
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レス。
26h RF_RXEN_OFF
RF ブロックが 受 信 待 機 モードを 終 了 する 時 の RF 設 定 パラメータ 格
納 アドレス。
これらのアドレス 設 定 は、10 ビットのバッファアドレスの 上 位 8 ビットとし
て 用 いられる。その 際 、 下 位 2 ビットは 常 に 00b がセットされる。
RF_TXSTART_PARA のデフォルト 値 : 0E0h(アドレス=380h)
RF_TXEND_PARA のデフォルト 値 : 0E4h(アドレス=390h)
RF_RXSTART_PARA のデフォルト 値 : 0E8h(アドレス=3A0h)
RF_RXEND_PARA のデフォルト 値 : 0F0h(アドレス=3C0h)
RF_RXEN_OFF のデフォルト 値 : 0F8h(アドレス=3E0h)
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30.2.25 STAT_CTRL レジスタ
表 30-26 STAT_CTRL レジスタ
RegisterName Address RW Default
STAT_CTRL 030h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved STAT_CLR STAT_EN
Function
統 計 情 報 イネーブル
Bit Bit Name Function
15:2 Reserved
1 STAT_CLR 統 計 情 報 をクリアする。
1: クリア( 全 てのカウント 情 報 をクリアする)
0: 通 常 動 作 (デフォルト)
0 STAT_EN 統 計 カウント 動 作 機 能
統 計 カウント 動 作 を ON/OFF する。
1: 全 てのカウント 動 作 イネーブル
0: 全 てのカウント 動 作 ディスエーブル。(デフォルト)
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30.2.26 STAT_TXFRM レジスタ
表 30-27 STAT_TXFRM レジスタ
RegisterName Address RW Default
STAT_TXFRM 031h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
STAT_TXFRM[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STAT_TXFRM[7:0]
Function
送 信 フレーム 数 カウント
Bit Bit Name Function
15:0 STAT_TXFRM 送 信 フレーム 数 をカウントする。
カウント 対 象 は 以 下 の 通 り
• 送 信 フレーム
• 再 送 フレーム
• 自 動 ACK 返 信 時 の ACK 送 信
• パラメータ 異 常 フレーム
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30.2.27 STAT_RXFRM レジスタ
表 30-28 STAT_RXFRM レジスタ
RegisterName Address RW Default
STAT_RXFRM 032h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
STAT_RXFRM[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STAT_RXFRM[7:0]
Function
受 信 フレーム 数 カウント
Bit Bit Name Function
15:0 STAT_RXFRM 受 信 フレーム 数 をカウントする。
カウント 対 象 は 以 下 の 通 り。
• 受 信 が 成 功 したフレーム
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30.2.28 STAT_RXACK レジスタ
表 30-29 STAT_RXACK レジスタ
RegisterName Address RW Default
STAT_RXACK 033h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
STAT_RXACK[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STAT_RXACK[7:0]
Function
ACK 受 信 数 カウント
Bit Bit Name Function
15:0 STAT_RXACK 受 信 ACK フレームをカウントする。
カウント 対 象 は 以 下 の 通 り。
• 受 信 が 成 功 した ACK フレーム
STAT_RXFRM レジスタは ACK フレームを 含 むすべての 受 信 フレーム
をカウントするが、 本 レジスタは 受 信 フレームの 内 、ACK フレームのみを
カウントする。
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30.2.29 STAT_TXACK レジスタ
表 30-30 STAT_TXACK レジスタ
RegisterName Address RW Default
STAT_TXACK 034h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
STAT_TXACK[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STAT_TXACK[7:0]
Function
ACK 自 動 送 信 数 カウント
Bit Bit Name Function
15:0 STAT_TXACK 自 動 送 信 ACK フレーム 数 をカウントする。
カウント 対 象 は 以 下 の 通 り。
• 自 動 送 信 された ACK フレーム
STAT_TXFRM レジスタは 自 動 送 信 された ACK フレームを 含 むすべて
の 送 信 フレームをカウントするが、 本 レジスタでは 自 動 送 信 された ACK
フレームのみカウントする。
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30.2.30 STAT_TXFAIL レジスタ
表 30-31 STAT_TXFAIL レジスタ
RegisterName Address RW Default
STAT_TXFAIL 035h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
STAT_RETRAN[7:0]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STAT_TXERR[7:0]
Function
各 種 送 信 失 敗 情 報 のカウント
Bit Bit Name Function
15:8 STAT_RETRAN 再 送 信 により、 送 信 成 功 した 場 合 、 送 信 成 功 までに 再 送 を 実 行 した 回 数
をカウントする。
最 初 の 送 信 フレーム、 再 送 上 限 回 数 オーバーで 送 信 失 敗 した 場 合 はあ
カウントされない。
STAT_TXFRM レジスタでも 再 送 フレームはカウントされる。
7:0 STAT_TXERR 送 信 失 敗 回 数 をカウントする。
カウント 対 象 は 以 下 の 通 り。
• コンテンションアクセス 期 間 外 エラー
• バックオフ 失 敗
• 再 送 上 限 回 数 オーバー
• パラメータ 異 常
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30.2.31 STAT_RXFAIL レジスタ
表 30-32 STAT_RXFAIL レジスタ
RegisterName Address RW Default
STAT_RXFAIL 036h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
RXFAIL_INFO[1:0]
STAT_CRCERR[13:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STAT_CRCERR[7:0]
Function
フレーム 受 信 失 敗 情 報 保 持 と 受 信 CRC エラー 数 のカウント
Bit Bit Name Function
15:14 RXFAIL_INFO フレーム 受 信 失 敗 情 報
受 信 が 失 敗 した 際 、 受 信 失 敗 の 原 因 を 示 す。フレーム 受 信 失 敗 情 報 は
受 信 成 功 もしくは 失 敗 のタイミングで 更 新 される。
00b: 受 信 フレームバッファがビジー 状 態 で 受 信 開 始 した。
01b: MAC ヘッダフィルタリングで 破 棄 された。
10b: CRC エラーを 検 出 した。
11b: キャリアロスト
受 信 成 功 時 にも 本 フィールドの 情 報 は 更 新 されるが、 更 新 値 は 不 定 と
なる。
STAT_CTRL レジスタの STAT_CLR フィールド(bit[1])、STAT_EN フ
ィールド(bit[0])の 状 態 によらず、 受 信 成 功 もしくは 失 敗 のタイミングで
値 は 更 新 される。
13:0 STAT_CRCERR CRC エラーフレームをカウントする。
フィルタ 機 能 により CRC エラーをフレームエラーとしないように 設 定 して
いる 場 合 には、CRC エラーはカウントされない。カウント 対 象 は 以 下 の
通 り。
• CRC エラーフレーム
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30.2.32 STAT_PHY_DETSYNC レジスタ
表 30-33 STAT_PHY_DETSYNC レジスタ
RegisterName Address RW Default
STAT_PHY_DETSYNC 037h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
STAT_PHY_DETSYNC[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STAT_PHY_DETSYNC[7:0]
Function
プリアンブル 検 出 回 数 のカウント
Bit Bit Name Function
15:0 STAT_PHY_DETSYNC PHY ブロックでプリアンブル 検 出 ができたフレーム 数 をカウン
トする。カウント 対 象 は 以 下 の 通 り。
• プリアンブル 検 出
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30.2.33 STAT_PHY_DETSFD レジスタ
表 30-34 STAT_DETSFD レジスタ
RegisterName Address RW Default
STAT_PHY_DETSFD 038h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
STAT_PHY_DETSFD[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STAT_PHY_DETSFD[7:0]
Function
SFD 検 出 回 数 のカウント
Bit Bit Name Function
15:0 STAT_PHY_DETSFD PHY ブロックでプリアンブル 検 出 と SFD 検 出 ができたフレーム 数 をカ
ウントする。カウント 対 象 は 以 下 の 通 り。
• プリアンブル 検 出 かつ SFD 検 出 できたフレーム
STAT_PHY_DETSYNC レジスタの 値 から STAT_PHY_DETSFD レ
ジスタの 値 を 引 くと、プリアンブル 検 出 は 成 功 したが、SFD が 未 検 出 と
なったフレーム 数 が 分 かる。
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30.2.34 PHY_OP レジスタ
表 30-35 PHY_OP レジスタ
Register Name Address RW Default
PHY_OP 100h RW 1104h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
TXWAILEN[3:0] Reserved FSKEN
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
GFSKEN PREPAT MSBFIRST PHR_MSB WHITENING[1:0] PHY_CODING[1:0]
Function
PHY ブロックの 動 作 モードを 設 定 する。
Bit Bit Name Function
15:12 TXWAITLEN PHY 送 信 部 の 処 理 遅 延 設 定
本 レジスタは、デジタルベースバンド 部 での 送 信 フレーム 最 終 データの 処 理
完 了 タイミングを 起 点 とする RF 部 のディスエーブルタイミングを 決 定 する。
設 定 時 間 の 単 位 は、TXCLK1 および TXCLK2 レジスタで 決 定 されるビット
クロック(Bitclock)の 周 期 である。
デフォルト 設 定 は 1h。
11:9 Reserved
8 FSKEN FSK イネーブル
1: (Filtered) FSK イネーブル (デフォルト)
本 フィールドには、 必 ず 1 を 設 定 すること。
7 GFSKEN Filtered-FSK イネーブル
FSKEN が 1 に 設 定 時 に、 本 レジスタの 値 は 有 効 である。
1: Filtered FSK
0: FSK (Filtered FSK フィルタはオフ、デフォルト)
6 PREPAT プリアンブルパターンモード 切 り 替 え
本 レジスタは、 送 受 信 両 方 のプリアンブルパターンを 決 定 する。
1: プリアンブルは 0 から 始 まる。 (01010101….)
0: プリアンブルは 1 から 始 まる (10101010….) (デフォルト)
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5 MSBFIRST MSB 位 置 選 択
送 受 信 のビット 並 びを 設 定 する。 本 レジスタ 設 定 は、 送 受 信 両 方 の SFD フィ
ールドを 含 むフレーム 全 体 の MSB/LSB を 制 御 する。
1: MSB First ( bit[7]->[6]->[5]->[4] ->[1]->[0])
送 信 時 :8 ビットデータの bit[7]から 順 番 に 送 信 される。
受 信 時 : 受 信 したデータを bit[7]から 順 番 に 受 信 したとして 8 ビット 化 す
る。
0: LSB First ( bit[0]->[1]->[2]->[3] ->[6]->[7]) (デフォルト)
送 信 時 :8 ビットデータの bit[0]から 順 番 に 送 信 される。
受 信 時 : 受 信 したデータを bit[0]から 順 番 に 受 信 したとして 8 ビット 化 す
る。PHR 長 を 1 以 上 に 設 定 する 場 合 には、LSBFirst に 設 定 すること。
4 PHR_MSB PHR の MSB 選 択
PHR の MSB 位 置 をデータ MSB 設 定 とは 独 立 して 設 定 する。
1: MSB から 送 信 / 受 信
0: LSB から 送 信 / 受 信
本 レジスタは OPE_MODE レジスタの PHR_MHR_EN フィールド(bit[5])
の 値 が 0 の 場 合 、もしくは PHR 長 が 1 の 場 合 には 0 に 設 定 すること。
3:2 WHITENING データホワイトニング 機 能
PHR 長 が 2 バイト 以 上 で OP_MODE レジスタの PHR_MHR_EN フィー
ルド(bit[5])=1 の 時 は、 本 レジスタの bit[3]は 1 にセットすること。
bit[3]
ホワイトニング 制 御 は、PHR の 値 に 依 存 する。
1: RX 時 には、PHR の bit[3] がホワイトニングの ON/OFF を 指 定 する。
PHR 自 体 はホワイトニングされない。
0: 本 レジスタの bit[2]に 従 う。PHR はホワイトニングされる。(デフォルト)
bit[2]
1: データホワイトニングイネーブル(デフォルト)
0: データホワイトニングディスエーブル
1:0 PHY_CODING マンチェスタエンコードモード
エンコーディングモードを 決 定 する。マンチェスタエンコーディングは 送 受 信
両 方 に 対 して、4to6 エンコーディングは 送 信 のみに 対 して 実 行 される。
00b: エンコードしない (デフォルト)
01b: マンチェスタエンコーディング( 送 受 信 )
1xb: 4to6 エンコーディング( 送 信 のみ)
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30.2.35 RXIQ レジスタ
表 30-36 RXIQ レジスタ
Register Name Address RW Default
RXIQ 101h RW 6001h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved GAIN_ADJ[4:0] Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved AGC_SET Reserved
Function
I/Q 信 号 のゲイン 誤 差 調 整 をする。
Bit Bit Name Function
15:14 Reserved 01b を 書 き 込 むこと
13:9 GAIN_ADJ IQ ゲイン 誤 差 調 整 Qchのゲインを 微 調 整 する
補 正 ゲイン = (GAIN_ADJ-16) * 0.1 [dB] (value: -1.6 to +1.5)
default GAIN_ADJ = 16
8:6 Reserved
5:4 AGC_SET AGC 設 定 制 御
3:0 Reserved 1h を 書 き 込 むこと
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30.2.36 PHASE_ADJ1 レジスタ
表 30-37 PHASE_ADJ1 レジスタ
Register Name Address RW Default
PHASE_ADJ1 102h RW 0400h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
PHASE_ADJ_COS[11:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
PHASE_ADJ_COS[7:0]
Function
I 信 号 の 位 相 誤 差 調 整 をする。
Bit Bit Name Function
15:12 Reserved
11:0 PHASE_ADJ_
COS
IQ 位 相 誤 差 調 整 Qchの 位 相 を 微 調 整 する
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30.2.37 PHASE_ADJ2 レジスタ
表 30-38 PHASE_ADJ2 レジスタ
Register Name Address RW Default
PHASE_ADJ2 103h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
PHASE_ADJ_SIN[11:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
PHASE_ADJ_SIN[7:0]
Function
Q 信 号 の 位 相 誤 差 調 整 をする。
Bit Bit Name Function
15:12 Reserved
11:0 PHASE_ADJ_S
IN
IQ 位 相 誤 差 調 整 Qchの 位 相 を 微 調 整 する
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30.2.38 PHRCTR レジスタ
表 30-39 PHRCTR レジスタ
Register Name Address RW Default
PHRCTR 105h RW 03FFh
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
PRELEN[7:0]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
WHITENING_SEED[7:0]
Function
プリアンブルデータ 長 とホワイトニングシードを 設 定 する。
Bit Bit Name Function
15:8 PRELEN プリアンブルビット 長
プリアンブルビット 長 = 2 × (PRELEN + 1) ×4 bits
デフォルトは 3h ( 32 bits )。
7:0 WHITENING_SEED ホワイトニングシード
ホワイトニング 開 始 時 の、スクランブラ/デスクランブラの 初 期 値 を 設 定
する。
デフォルトは 0FFh。
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30.2.39 SFD レジスタ
表 30-40 SFD レジスタ
Register Name Address RW Default
SFD 106,107h RW 00A7h(106h)
FFFFh(107h)
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
SFD[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
SFD[7:0]
Function
SFD コードを 設 定 する。
Bit Bit Name Function
15:0 SFD[15:0] SFD コードレジスタ
SFD パターンは 2 パターン 設 定 可 能 であり、いずれか 一 方 のパターン 一 致 が
検 出 できた 場 合 に、SFD 検 出 と 判 定 する。
アドレス 106h:
アドレス 107h:
SFD1(デフォルト 値 : 00A7h)
SFD2(デフォルト 値 : FFFFh)
本 レジスタは 受 信 時 に 期 待 する SFD コードを 設 定 する。SFD 長 は
FIELD_CTR レジスタの SFD_LEN フィールド(bit[4:3])で 設 定 される。
SFD 長 が 1 オクテットの 場 合 、 本 レジスタの bit[7:0]に 設 定 された 値 で SFD 検
索 を 実 施 する。SFD 長 が 2 オクテットの 場 合 、 下 位 8 ビットコードが 先 に 受 信 デ
ータと 比 較 され、 一 致 した 場 合 にはそれに 続 く 1 バイトと 上 位 8 ビットの 比 較 が
行 われる。
SFD 長 が 1 オクテット 以 上 の 場 合 、SFD 検 出 直 後 のビットがバイト 境 界 の 先 頭
ビットであるとして、バイト 化 を 開 始 する。
SFD 長 を 3 オクテットに 設 定 した 場 合 には、 本 レジスタ 設 定 と 受 信 データの
SFDの 上 位 2バイト(データは 下 位 バイトから 順 番 に 伝 送 される)が 比 較 対 象 で
ある。
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30.2.40 SFDTIMEOUT レジスタ
表 30-41 SFDTIMEOUT レジスタ
Register Name Address RW Default
SFDTIMEOUT 108h RW 15FFh
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
SYNC_DELAY[7:0]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
SFDTIMEOUT[7:0]
Function
SFD 検 出 タイムアウト 時 間 を 設 定 する。
Bit Bit Name Function
15:8 SYNC_DELAY 同 期 検 出 開 始 遅 延 時 間
受 信 開 始 してからプリアンブル 検 出 ブロックの 動 作 を 開 始 するまでの 時 間 を
設 定 する。
単 位 は 受 信 データのビットクロック。
デフォルト 値 は 15h。
7:0 SFDTIMEOUT SFD 検 出 上 限 時 間
プリアンブル 検 出 してから、SFD 検 出 完 了 するまでの 上 限 時 間 を 設 定 する。
ここで 設 定 された 時 間 内 に SFD が 検 出 されないと、 再 度 プリアンブル 検 出 を
開 始 する。
カウンタは SFDTIM_CLKDIV レジスタにより 定 義 されたクロックで 動 作 す
る。
デフォルト 値 は 0FFh。
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30.2.41 SYNC_CTR レジスタ
表 30-42 SYNC_CTR レジスタ
Register Name Address RW Default
SYNC_CTR 109h RW 1213h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved SYNC_CORR_TH Reserved RESYNC_TH[1:0] SYNC_
ALWAYS_
EN
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
DETECT_PERIOD
Function
プリアンブル 同 期 検 出 閾 値 を 設 定 する。
Bit Bit Name Function
15 Reserved
14:12 SYNC_CORR_TH [2:0] FSK プリアンブル 検 出 判 定 閾 値
000b: HIGH
001b: MID(デフォルト)
010b: LOW
閾 値 が HIGH の 場 合 、プリアンブル 誤 検 出 は 減 るが、 検 出 しづらく
なる。
プリアンブル 再 検 出 をする 場 合 には、 誤 検 出 を 減 らすため HIGH に
設 定 すること。
11 Reserved
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10:9 RESYNC_TH[1:0] FSK プリアンブル 再 検 出 閾 値
FSK のプリアンブル 検 出 回 路 を 常 時 ON の 状 態 で、SFD 検 出 後 ペ
イロード 受 信 中 にプリアンブル 検 出 回 路 がプリアンブルを 検 出 した
場 合 、 検 出 されたプリアンブルの 同 期 位 置 と 受 信 中 のフレームの 同
期 位 置 のずれが 設 定 された 値 以 上 になるに、プリアンブル 検 出 割 り
込 み 信 号 を 生 成 する。
00b: 3sample
01b: 5sample(デフォルト)
10b: 7sample
11b: 9sample
8 SYNC_ALWAYS_EN FSK SYNC_ALWAYS_EN
FSK のプリアンブル 検 出 回 路 を 常 時 ON させる。
0: ディスエーブル(デフォルト)
1: イネーブル
7:4 Reserved
3:0 DETECT_PERIOD DETECT_PERIOD
プリアンブル 検 出 用 カウンタ(2symbol 毎 にカウントアップ)のカウン
ト 数 を 設 定 する。 本 レジスタで 設 定 されたカウント 数 だけ、SYNC 回
路 の 出 力 が 閾 値 を 超 えた 場 合 にプリアンブル 検 出 と 判 断 する。 検 出
回 数 =レジスタ 設 定 値 +1。
デフォルト 値 は 4h(H/L 5 回 検 出 )
※ただし、プリアンブル 検 出 には、 本 レジスタの 検 出 時 間 とは 別 に
Preamble 判 定 用 相 関 長 の 長 さ(1 バイト 分 )の 時 間 だけ、SYNC 回
路 内 において 遅 延 が 発 生 する。
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30.2.42 AGC_CTR レジスタ
表 30-43 AGC_CTR レジスタ
Register Name Address RW Default
AGC_CTR 10Bh RW 057Fh
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved AVELEN GAIN_WAIT
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
FIX Reserved AGC_
LOAD_VAL
RESTART
(Write Only)
Function
AGC の 設 定 を 行 う。
Bit Bit Name Function
15:12 Reserved
11:10 AVELEN 信 号 強 度 計 算 用 サンプル 数
AGC における 信 号 強 度 の 計 算 に 用 いるサンプル 数 を 決 定 する。
00b: 16 サンプル
01b: 32 サンプル(デフォルト)
10b: 64 サンプル
11b: 128 サンプル
9:8 GAIN_WAIT ゲイン 値 更 新 後 安 定 時 間
ゲイン 値 を 更 新 してから 新 ゲイン 値 が 反 映 されるまでの 時 間 を 指 定 する。
00b: 3us
01b: 5us(デフォルト)
10b: 7us
11b: 9us
7 FIX AGC FIX モード
AGC ゲイン 値 を LOAD_VAL 値 に 固 定 するか 否 かを 決 定 する。
1: AGC FIX モード
0: AGC モード(デフォルト)
6:5 Reserved
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4 AGC RESTART AGC 再 起 動 モード
1: 現 ゲイン 設 定 での 平 均 信 号 強 度 計 算 値 が 0 のとき、AGC ゲインを 徐 々
に 増 加 させる。(デフォルト)
0: 現 ゲイン 設 定 での 平 均 信 号 強 度 計 算 値 が 0 のとき、AGC を 再 起 動 す
る。
3:0 LOAD_VAL AGC LOAD VALUE
AGC FIX モードのとき、 本 レジスタでゲインを 設 定 できる。また、AGC モー
ドの 時 、 本 レジスタから 現 在 の AGC 制 御 値 を 読 み 出 すことができる。
00h: -1dB
01h: 3dB
02h: 7dB
03h: 11dB
04h: 15dB
05h: 19dB
06h: 23dB
07h: 27dB
08h: 31dB
09h: 35dB
0Ah: 39dB
0Bh: 43dB
0Ch: 47dB
0Dh: 51dB
0Eh: 55dB
0Fh: 59dB(デフォルト)
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30.2.43 CCA_CTR レジスタ
表 30-44 CCA_CTR レジスタ
Register Name Address RW Default
CCA_CTR 10Ch RW 1915h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
SENSE_LEVEL
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved FSK_RX_RATE[3:0] BACKOFF_MODE
Function
SENSE/CCA 検 出 閾 値 と FSK 受 信 データレートを 設 定 する。
Bit Bit Name Function
15:8 SENSE_LEVEL SENSE/CCA 検 出 閾 値
SENSE モードもしくは CCA 動 作 で、 検 出 したい 受 信 信 号 レベルを 設 定 す
る。
SENSE モード
計 測 された RSSI 値 が 本 レジスタ 値 と 比 較 され、 計 測 RSSI の 方 が 大
きい 場 合 に 割 り 込 み INT_BKOFF が 発 生 する。
CCA モード 時
BackOFF にてチャネル BUSY か 否 かを 判 定 する 際 に、 判 定 方 法 が
BACKOFF_MODE フィールドにより RSSI を 選 択 している(01b のと
き) 場 合 には、 本 レジスタと 計 測 された RSSI 値 が 比 較 され、 計 測 RSSI
値 の 方 が 大 きい 場 合 にチャネル BUSY と 判 断 される。
なお、INT_BKOFF 割 り 込 みは、INTMSK レジスタの MSK_BKOFF フ
ィールド(bit[9])によりマスクすることが 可 能 である。
7:6 Reserved
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5:2 FSK_RX_RATE FSK 受 信 データレート 設 定
この 設 定 によって、 受 信 ビットクロックが 決 定 される。
0000b: 5kbps
0001b: 10kbps
0010b: 20kbps
0011b: 40kbps
0100b: 50kbps
0101b: 100kbps(デフォルト)
0110b: Reserved( 設 定 不 可 )
0111b: 200kbps
1000b: 2.4kbps
1001b: 4.8kbps
1010b: 9.6kpbs
1011b: 150kbps
1:0 BACKOFF_MODE RX_CCA レポートモード
00b: プリアンブル 検 出
プリアンブルを 検 出 できたフレームを 受 信 中 の 場 合 、チャネル
BUSY と 判 定 する。
01b: RSSI 検 出 ( 測 定 結 果 > SENSE_LEVEL)
RSSI 値 が SENSE_LEVEL 設 定 値 よりも 大 きい 場 合 に、チャネル
BUSY と 判 定 する。(デフォルト)
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30.2.44 FAFC_OPE1 レジスタ
表 30-45 FAFC_OPE1 レジスタ
Register Name Address RW Default
FAFC_OPE1 10Dh RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
AFC_EN
Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
Function
AFC Fine 機 能 を 設 定 する。
Bit Bit Name Function
15:14 AFC_EN AFC 機 能 のイネーブル
00b: ディスエーブル(デフォルト)
11b: イネーブル
13:0 Reserved
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30.2.45 FAFC_OPE2 レジスタ
表 30-46 FAFC_OPE2 レジスタ
Register Name Address RW Default
FAFC_OPE2 10Eh RW 2195h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved FIL_MODE Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
Function
AFC フィルタモードを 設 定 する。
Bit Bit Name Function
15:13 Reserved 001b を 書 き 込 むこと
12:11 FIL_MODE AFC フィルタ モード 切 替
00b : default BW mode (default)
01b : narrow BW mode
10b : wide BW mode
11b : reserved
10:0 Reserved 195h を 書 き 込 むこと
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30.2.46 GFSK_COEF01 レジスタ
表 30-47 GFSK_COEF01 レジスタ
Register Name Address RW Default
GFSK_COEF01 111h RW 000Ch
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
MUL Reserved COEF0
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
ADD1 Reserved COEF1
Function
出 力 係 数
Filtered FSK モード 時
TAP0、1、10、11 のフィルタ 係 数
FSK モード 時
未 使 用
Bit Bit Name Function
15:13 MUL 送 信 データのシンセサイザへの 出 力 係 数
000b: ×1(デフォルト)
001b: ×2
010b: ×4
011b: ×0.5
100b: ×0.25
12 Reserved
11:8 COEF0 Filtered FSK 係 数 0
TAP0 と TAP11 用 係 数
7 ADD1 TAP10 への 係 数 補 正
1: TAP10 係 数 を COEF1+1 にする。
0: TAP10 係 数 を TAP1 と 同 じにする。(デフォルト)
6:5 Reserved
4:0 COEF1 Filtered FSK 係 数 1
TAP1 と TAP10 用 係 数
Filtered FSK 用 のパルスシェイピングフィルタは、 左 右 対 称 (ADD1 フィールドにより、TAP10=TAP1+1
に 変 更 可 能 )の 12 タップフィルタになっており、フィルタ 出 力 値 が RF 部 の PLL シンセサイザに 直 接 入 力 さ
れる。PLL シンセサイザの 発 振 周 波 数 は、 出 力 値 の 1 デジット 当 たり 156.25Hz だけ 偏 移 する。 送 信 デー
タレートと 所 望 のモデュレーションインデックスをもとに、 必 要 なフィルタ 係 数 を 算 出 し、GFSK_COEF01、
GFSK_COEF23、GFSK_COEF45 レジスタを 設 定 すること。
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30.2.47 GFSK_COEF23 レジスタ
表 30-48 GFSK_COEF23 レジスタ
Register Name Address RW Default
GFSK_COEF23 112h RW 1521h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
COEF2
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
COEF3
Function
Filtered FSK モード 時
TAP2、3、8、9 のフィルタ 係 数
FSK モード 時
未 使 用
Bit Bit Name Function
15:14 Reserved
13:8 COEF2 Filtered FSK 係 数 2
TAP2 と TAP9 用 係 数
7 Reserved
6:0 COEF3 Filtered FSK 係 数 3
TAP3 と TAP8 用 係 数
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30.2.48 GFSK_COEF45 レジスタ
表 30-49 GFSK_COEF45 レジスタ
Register Name Address RW Default
GFSK_COEF45 113h RW 2C32h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
COEF4
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
COEF5
Function
Filtered FSK モード 時
TAP4、5、6、7 のフィルタ 係 数
FSK モード 時
フィルタ 係 数 の 上 位 4 ビットが COEF5[3:0]で 設 定 され、 下 位 7 ビットが COEF4[6:0]で 設 定 される。
Bit Bit Name Function
15 Reserved
14:8 COEF4 Filtered FSK 係 数 4
TAP4 と TAP7 用 係 数
7 Reserved
6:0 COEF5 Filtered FSK 係 数 5
TAP5 と TAP6 用 係 数
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30.2.49 CHFIL_COEF0-6 レジスタ
表 30-50 CHFIL_COEF0-6 レジスタ
Register Name Address RW Default
CHFIL_COEF0-6 114-11Ah RW 7F40h(114h)
EF0Fh(115h)
FF6Eh(116h)
73A0h(117h)
2EC7h(118h)
9CFAh(119h)
1374h(11Ah)
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
DAT[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
DAT[7:0]
Function
受 信 チャネルフィルタの 係 数 を 設 定 する。
Bit Bit Name Function
15:0 DAT 受 信 チャネルフィルタの 係 数 を 設 定 する。
CHFIL_COEF0[15:0] = C2[3:0],C1[5:0],C0[5:0]
CHFIL_COEF1[15:0] = C4[3:0],C3[7:0],C2[7:4]
CHFIL_COEF2[15:0] = C6[3:0],C5[7:0],C4[7:4]
CHFIL_COEF3[15:0] = C8[3:0],C7[7:0],C6[7:4]
CHFIL_COEF4[15:0] = C9[9:0],C8[9:4]
CHFIL_COEF5[15:0] = C11[5:0],C10[9:0]
CHFIL_COEF6[13:0] = C12[9:0],C11[9:6]
CCA_CTR レジスタの FSK_RX_RATE フィールドによって 設 定 する 値 は 以 下
の 通 りである。
0000b~0111b(5,10,20,40,50,100,200Kbps)
CHFIL_COEF0: 7F40h (デフォルト)
CHFIL_COEF1: EF0Fh (デフォルト)
CHFIL_COEF2: FF6Eh (デフォルト)
CHFIL_COEF3: 73A0h (デフォルト)
CHFIL_COEF4: 2EC7h (デフォルト)
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CHFIL_COEF5: 9CFAh (デフォルト)
CHFIL_COEF6: 1374h (デフォルト)
1000b~1011b(2.4,4.8,9.6,150Kbps)
CHFIL_COEF0: 6307h
CHFIL_COEF1: 0221h
CHFIL_COEF2: 4423h
CHFIL_COEF3: A675h
CHFIL_COEF4: 2247h
CHFIL_COEF5: 7896h
CHFIL_COEF6: 0A12h
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30.2.50 ADC_STABLE レジスタ
表 30-51 ADC_STABLE レジスタ
RegisterName Address RW Default
ADC_STABLE 11Bh RW 1BCBh
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
STABLE_DATA [15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
STABLE_DATA [7:0]
Function
ADC 動 作 の 設 定 をする。
Bit Bit Name Function
15:0 STABLE_DATA ADC STABLE DATA 設 定
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30.2.51 ADC_OFFSET レジスタ
表 30-52 ADC_OFFSET レジスタ
Register Name Address RW Default
ADC_OFFSET 11Ch RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
RXDCCALI[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
RXDCCALQ[7:0]
Function
受 信 DC オフセットの 調 整 を 行 う。
Bit Bit Name Function
15:8 RXDCCALI DC オフセット 調 整 (Ich)
7:0 RXDCCALQ DC オフセット 調 整 (Qch)
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30.2.52 AFC_COARSE_LOAD レジスタ
表 30-53 AFC_COARSE_LOAD レジスタ
Register Name Address RW Default
AFC_COARSE_LOAD 11Dh RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
ENABLE Reserved LOAD_DAT[13:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
LOAD_DAT[7:0]
Function
固 定 AFC モードを 設 定 する。
Bit Bit Name Function
15 ENABLE AFC 固 定 モード
1: 固 定 周 波 数 補 正 モード
0: AFC 動 作 モード(デフォルト)
14 Reserved
13:0 LOAD_DAT 固 定 周 波 数 補 正 モード 時 に 使 用 する 粗 周 波 数 補 正 値 を 設 定 する。
リード 時 は、 現 在 の AFC_COARSE 値 を 読 み 出 すことが 出 来 る。
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30.2.53 AFC_FINE_LOAD レジスタ
表 30-54 AFC_FINE_LOAD レジスタ
Register Name Address RW Default
AFC_FINE_LOAD 11Eh RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
FINE_LOAD_DAT[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
FINE_LOAD_DAT[7:0]
Function
固 定 AFC モードを 設 定 する。
Bit Bit Name Function
15:0 FINE_LOAD_DAT 固 定 周 波 数 補 正 モード 時 に 使 用 する 微 周 波 数 補 正 値 を 設 定 する。
リード 時 は、 現 在 の AFC_FINE 値 が 読 み 出 せる。
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30.2.54 AGC_FILTER0-3 レジスタ
表 30-55 AGC_FILTER0-3 レジスタ
RegisterName Address RW Default
AGC_FILTER0-3 11F-122h RW 0045h (11Fh)
FB00h(120h)
F8EEh(121h)
6E31h(122h)
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
AGC_FILTER[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
AGC_FILTER [7:0]
Function
AGC フィルタ 係 数 を 設 定 する。
Bit Bit Name Function
15:0 AGC_FILTER AGC 用 フィルタ 設 定
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30.2.55 CLKRCV レジスタ
表 30-56 CLKRCV レジスタ
RegisterName Address RW Default
CLKRCV 123h RW 1006h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
SEARCH
Reserved ZX_CNT SEARCH_LEN
_EN
Function
クロック 再 生 機 能 を 設 定 する。
Bit Bit Name Function
15:8 Reserved 常 に 10h を 設 定 すること
7 SEARCH_E
N
エッジ 検 索 による 常 時 クロック 再 生 機 能 イネーブル。 但 し、CCA_CTR レジ
スタの FSK_RX_RATE[3]=0 の 時 以 外 はイネーブルにしないこと。
1: 常 時 クロック 再 生 を 行 う
0: 常 時 クロック 再 生 は 行 わない
6:4 Reserved
3 ZX_CNT クロック 再 生 機 能 で 使 用 するビットのエッジを 選 択 する
1: 両 エッジ(0→1、1→0)を 使 用 する
0:0→1 エッジのみを 使 用 する
2:0 SEARCH_LE
N
常 時 クロック 再 生 にて、クロック 再 生 に 利 用 するエッジ 数 を 設 定 する。
デフォルトは 6h。
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30.2.56 SFDTIM_CLKDIV レジスタ
表 30-57 SFDTIM_CLKDIV レジスタ
RegisterName Address RW Default
SFDTIM_CLKDIV 124h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved CLKDIV [2:0]
Function
SFD タイムアウトのカウント 分 周 比 を 設 定 する。
Bit Bit Name Function
15:3 - Reserved
2:0 CLKDIV SFD タイムアウトのカウント 分 周 比 を 決 定 する。
000b : 分 周 なし(SFD timeout カウンタはバイトクロックで 動 作 )
001b: 2 分 周 出 力 。(SFD timeout カウンタはバイトクロックの 2 分 周 で 動
作 )
010b : 4 分 周 出 力 。(SFD timeout カウンタはバイトクロックの 4 分 周 で 動
作 )
011b : 8 分 周 出 力 。(SFD timeout カウンタはバイトクロックの 8 分 周 で 動
作 )
100b : 16 分 周 出 力 。(SFD timeout カウンタはバイトクロックの 16 分 周 で
動 作 )
101b : 32 分 周 出 力 。(SFD timeout カウンタはバイトクロックの 32 分 周 で
動 作 )
バイトクロックはビットクロックを 8 分 周 したクロックである。
other : 設 定 禁 止
このビットフィールドと、DET_TIMOUT の SFD ビットの 組 み 合 わせにより、
SFD タイムアウトの 上 限 時 間 が 決 定 する。 最 大 は 32 x8 x 255 = 65280 ビ
ット 時 間 (8160 バイト)である。
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30.2.57 TEST レジスタ
表 30-58 TEST レジスタ
Register Name Address RW Default
TEST 125h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
INTR_
TEST
Reserved
TX_
ALWAYSON
TEST_TX
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
TXINV
Function
テスト 機 能 の 設 定 を 行 う。
Bit Bit Name Function
15 INTR_TEST 割 り 込 みテスト
割 り 込 み 信 号 が 正 しく 外 部 uC に 接 続 されているかどうかを 確 認 するための
レジスタで、 本 レジスタに 1 を 書 き 込 むことで 意 図 的 に 割 り 込 み 発 生 させるこ
とができる。 割 り 込 み 要 因 には 反 映 されない。
1: 割 り 込 みテスト 信 号 を 発 生 。
0: 通 常 動 作 。
14:12 Reserved
11 TX_ALWAYSON 送 信 クロックの ON 状 態 を 制 御 する。
TEST_TX を 000b 以 外 に 設 定 する 場 合 には、 本 ビットを 1 に 設 定 すること。
それ 以 外 の 場 合 は、0 に 設 定 すること。
1: 常 時 ON
0: 自 動 制 御 (デフォルト)
10:8 TEST_TX 送 信 テスト 選 択
000b: 通 常 動 作 (テストモードではない)
001b: プリアンブル 連 続 モード
010b: ZERO’s 連 続 モード
011b: ONE’s 連 続 モード
100b: PN9 連 続 モード
101b: PN15 連 続 モード
7:1 Reserved
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0
TXINV
送 信 データの 1/0 を 反 転 する。
1: 反 転
0: 反 転 なし(デフォルト)
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30.2.58 DIVER レジスタ
表 30-59 DIVER レジスタ
Register Name Address RW Default
DIVER 126h RW 005Fh
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
ENABLE MODE Reserved ANTSW_WAIT
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
RSSI_LEN
SYNC_TIMOUT
Function
ダイバシティ 機 能 の 設 定 を 行 う。
Bit Bit Name Function
15 ENABLE ダイバシティイネーブル
1: アンテナ 切 り 替 えダイバー 機 能 ON
MODE フィールドで 示 されたアンテナ 選 択 機 能 により 選 択 されたアンテ
ナ 情 報 を GPIO 端 子 に 出 力 する。 送 信 時 は INFO0 で 示 されたアンテナ
情 報 を GPIO に 出 力 する。
0: アンテナ 切 り 替 えダイバー 機 能 OFF(デフォルト)
アンテナは PERI_CNT1 レジスタ 設 定 により 指 定 する。
14 MODE ダイバシティモード
1: モード 1
DIV0_ANT でプリアンブル 検 出 が 出 来 ない 場 合 に DIV1_ANT に 切 り
替 える。DIV1_ANT でプリアンブル 検 出 が 出 来 ない 場 合 には、 再 度
DIV0_ANT に 切 り 替 える
0: モード0(デフォルト)
DIV1_ANT、DIV0_ANT の 両 方 の 信 号 強 度 を 計 測 して、 信 号 強 度 の
大 きいほうのアンテナで 受 信 を 開 始 する。(デフォルト)
13 Reserved
12:8 ANTSW_WAIT アンテナ 切 り 替 えウエイト 時 間
アンテナを 切 り 替 えた 後 の 待 ち 時 間 を 設 定 する。 待 ち 時 間 は us 単 位 で 設 定
する。 本 レジスタは、ダイバシティ 動 作 時 のみ 有 効 である。
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7:6 RSSI_LEN ダイバシティ RSSI 時 間 選 択
MODE=0 にてダイバシティ 動 作 をする 場 合 の、RSSI 平 均 化 時 間 を 設 定 す
る。
00b: 16 サンプル
01b: 32 サンプル(デフォルト)
10b: 64 サンプル
11b: 128 サンプル
本 レジスタは、ダイバシティ 動 作 時 のみ 有 効 である。
5:0
SYNC_TIMOUT
プリアンブル 検 出 タイムアウト
アンテナ 選 択 後 、そのアンテナでプリアンブル 検 出 が 出 来 ないことを 判 定 す
るまでの 時 間 を 設 定 する。 設 定 はビットクロックで 行 い、 設 定 値 +1 が 受 信 動
作 開 始 からタイムアウトまでの 時 間 になる。
本 レジスタは、ダイバシティ 動 作 時 のみ 有 効 である。
デフォルト 値 は 1Fh。
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30.2.59 PERI_CNT1 レジスタ
表 30-60 PERI_CNT1 レジスタ
Register Name Address RW Default
PERI_CNT1 140h RW 6665h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
PA_EN_ON[1:0] PA_EN_OFF[1:0] RX_EN_ON[1:0] RX_EN_OFF[1:0]
GPIO_OUT[7:0]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
TX_MODE[1:0] DIV1_ANT1 DIV1_ANT0 RX_MODE[1:0] DIV0_ANT1 DIV0_ANT0
Function
GPIO 信 号 およびアンテナスイッチ 制 御 パターン
Bit Bit Name Function
15:14 PA_EN_ON
[1:0]
MN87401 が TX モード 時 、 本 フィールド 値 が GPIO[7:6]から 出 力 される。こ
の 機 能 を 使 用 するためには、PERI_CNT4 レジスタの CONT フィールド
(bit[8])=0 に 設 定 すること。
13:12 PA_EN_OFF
[1:0]
MN87401 が TX モード 以 外 の 時 、 本 フィールド 値 が GPIO[7:6] から 出 力 さ
れる。この 機 能 を 使 用 するためには、PERI_CNT4 レジスタの CONT フィー
ルド(bit[8])=0 に 設 定 すること。
11:10 RX_EN_ON
[1:0]
MN87401 が RX モード 時 、 本 フィールド 値 が GPIO[5:4] から 出 力 される。こ
の 機 能 を 使 用 するためには、PERI_CNT4 レジスタの CONT フィールド
(bit[8])=0 に 設 定 すること。
9:8 RX_EN_OFF
[1:0]
MN87401 が RX モード 以 外 の 時 、 本 フィールド 値 が GPIO[5:4] から 出 力 さ
れる。この 機 能 を 使 用 するためには、PERI_CNT4 レジスタの CONT フィー
ルド(bit[8])=0 に 設 定 すること。
7:6 TX_MODE
[1:0]
MN87401 が TX モード 時 、 本 フィールド 値 が GPIO[3:2] から 出 力 される。こ
の 機 能 を 使 用 するためには、PERI_CNT4 レジスタの CONT フィールド
(bit[8])=0 に 設 定 すること。
5 DIV1_ANT1 PERI_CNT4 レジスタの CONT フィールド(bit[8])=0 設 定 時 、 以 下 の 条 件 で
本 フィールド 値 が GPIO[1]に 出 力 される。
・DIVER レジスタの ENABLE フィールド(bit[15])=1 でアンテナ 選 択 機 能 に
て ANT1 が 選 択 された 場 合
4 DIV1_ANT0 PERI_CNT4 レジスタの CONT フィールド(bit[8])=0 設 定 時 、 以 下 の 条 件 で
本 フィールド 値 が GPIO[0]に 出 力 される。
・DIVER レジスタの ENABLE フィールド(bit[15])=1 でアンテナ 選 択 機 能 に
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206 192
て ANT1 が 選 択 された 場 合
3:2 RX_MODE
[1:0]
MN87401 が TX モード 以 外 の 時 、 本 フィールド 値 が GPIO[3:2] から 出 力 さ
れる。この 機 能 を 使 用 するためには、PERI_CNT4 レジスタの CONT フィー
ルド(bit[8])=0 に 設 定 すること。
1 DIV0_ANT1 PERI_CNT4 レジスタの CONT フィールド(bit[8])=0 設 定 時 、 以 下 の 条 件 で
本 フィールド 値 が GPIO[1]に 出 力 される。
・DIVER レジスタの ENABLE フィールド(bit[15])=1 でアンテナ 選 択 機 能 に
て ANT0 が 選 択 された 場 合
もしくは
・DIVER レジスタの ENABLE フィールド(bit[15])=0 の 場 合
0 DIV0_ANT0 PERI_CNT4 レジスタの CONT フィールド(bit[8])=0 設 定 時 、 以 下 の 条 件 で
本 フィールド 値 が GPIO[0]に 出 力 される。
・DIVER レジスタの ENABLE フィールド(bit[15])=1 でアンテナ 選 択 機 能 に
て ANT0 が 選 択 された 場 合
もしくは
・DIVER レジスタの ENABLE フィールド(bit[15])=0 の 場 合
PERI_CNT4 レジスタの CONT フィールド(bit[8])=1 設 定 時 、PERI_CNT1 レジスタの GPIO_OUT フィ
ールド(bit[15:8])は GPIO[7:0]に 出 力 される。
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206 193
30.2.60 PERI_CNT2 レジスタ
表 30-61 PERI_CNT2 レジスタ
Register Name Address RW Default
PERI_CNT2 141h R 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
IN_DATA[7:0]
Function
GPIO の 入 力 データ
Bit Bit Name Function
15:8 Reserved
7:0 IN_DATA[7:0] GPIO の 入 力 データ
PERI_CNT4 レジスタの IO_CNT フィールド(bit[7:0])の 設 定 によって、GPIO
端 子 のレベルを 読 み 出 すことが 出 来 る。
この 際 、PERI_CNT3 レジスタの IN_MASK フィールド(bit[7:0])が 0 に 設 定 さ
れている 端 子 は 常 に 0 が 読 み 出 され、1 に 設 定 されている 端 子 は、 端 子 状 態 が
読 み 出 される。
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206 194
30.2.61 PERI_CNT3 レジスタ
表 30-62 PERI_CNT3 レジスタ
Register Name Address RW Default
PERI_CNT3 142h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
PULL_DOWN_CTR[7:0]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
IN_MASK[7:0]
Function
GPIO 端 子 の Pull Down および 入 力 マスクを 制 御 する。
Bit Bit Name Function
15:8 PULL_DOWN_CTR[7:0] GPIO[7:0] 端 子 の Pull Down を 制 御 する。
1: PULLDOWN イネーブル
0: PULLDOWN ディスエーブル(デフォルト)
PULL_DOWN_CTR[7:0] の 各 ビットが GPIO[7:0]のそれぞれの
端 子 の Pull Down を 制 御 する。
7:0 IN_MASK[7:0] GPIO の 入 力 マスクを 制 御 する。
1: MASK ディスエーブル( 外 部 ピン 信 号 レベルが 直 接 入 力 される)
0: MASK イネーブル( 入 力 信 号 は LOW にマスクされる)
(デフォルト)
IN_MASK[7:0] の 各 ビットが GPIO[7:0]のそれぞれの 端 子 の 入
力 マスクを 制 御 する。
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206 195
30.2.62 PERI_CNT4 レジスタ
表 30-63 PERI_CNT4 レジスタ
Register Name Address RW Default
PERI_CNT4 143h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
MONSEL
CONT
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
IOCNT [7:0]
Function
GPIO 端 子 のモードを 制 御 する。
Bit Bit Name Function
15:9 MONSEL GPIO 出 力 モード 制 御
0h: Mode1( 通 常 動 作 ) (デフォルト)
(PERI_CNT1 および TX/RX によって 制 御 されたデータ)
6h: Mode2(Bitclk)
21h: Mode3(Bitclk+TRX)
22h: Mode4(Bitclk+REG)
8 CONT ダイレクト 制 御 モード
1: PERI_CNT1[15:8]の 情 報 が 直 接 GPIO[7:0]に 出 力 される。
0: GPIO[7:0] は MONSEL フィールドにより 制 御 された 信 号 が 出 力 され
る。(デフォルト)
7:0 IOCNT[7:0] GPIO[7:0] I/O 制 御
GPIO 各 端 子 の I/O 状 態 を 制 御 する。
1: 出 力 (Output)
0: 入 力 (Input) (デフォルト)
IOCONT[7:0] の 各 ビットが GPIO[7:0]のそれぞれの 端 子 の 入 出 力 を 制 御
する。
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206 196
30.2.63 LBD_TEMP_CTRレジスタ
表 30-64 LBD_TEMP_CTR レジスタ
RegisterName Address RW Default
LBD_TEMP_CTR 200h RW 1000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
EN Reserved Reserved Reserved LBD_
Reserved
(1b)
TEMP
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
Function
LBD/ 温 度 センサ 機 能 の 設 定 を 行 う。
Bit Bit Name Function
15 EN マニュアル 制 御 イネーブル
1: イネーブル
0: ディセーブル(Default)
LBD, 温 度 センサを 使 用 するとき 以 外 は、0 に 設 定 すること 。
14:13 Reserved
12 Reserved 常 に 1 を 書 き 込 むこと
11 Reserved
10 LBD_TEMP LBD/ 温 度 センサ 回 路 ON/OFF
1: ON
0: OFF
LBD, 温 度 センサを 使 用 するときは 1 を 設 定 すること。それ 以 外 では 0 を 設
定 すること。
9:0 Reserved
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206 197
30.2.64 TX 出 力 パワー 設 定 レジスタ
表 30-65 TX_SET レジスタ
RegisterName Address RW Default
TX_SET 201h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
TXPWRCNT[7:0]
Function
TX 出 力 パワーの 設 定 を 行 う。
Bit Bit Name Function
15:8 Reserved
7:0 TXPWRCNT TX 出 力 パワー 設 定
00h (min output power set) ~ 0FFh (max output power set)
送 信 していない 状 態 で 設 定 すること。
デフォルト 値 は 00h(min output power set)。
920MHzでのレジスタ 設 定 と 出 力 パワーの 関 係 を 以 下 に 示 す。
TX Power Control
16
12
8
TX Power[dBm]
4
0
-4
-8
-12
-16
0 50 100 150 200 250
Register Value(201h)
パワー 調 整 は min 設 定 から 上 げるようにすること。
TX _OUT_10 端 子 の 電 圧 が 5.5V 以 上 にならないような 設 定 で 使 用 すること。
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206 198
30.2.65 IREG_CTRレジスタ
表 30-66 IREG_CTR レジスタ
RegisterName Address RW Default
IREG_CTR 202h RW 0000h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
IREG_CTR[7:0]
Function
内 蔵 レギュレータの 出 力 を 制 御 する。
Bit Bit Name Function
15:8 Reserved
7:0 IREG_CTR 内 蔵 するレギュレータの 出 力 を 制 御 する。
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30.2.66 RX_CAL_ENレジスタ
表 30-67 RX_CAL_EN レジスタ
RegisterName Address RW Default
RX_CAL_EN 204h RW 0400h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
RXDC
Reserved
CAL_SEL
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
RXDC
CAL_EN
Function
DC キャリブレ-ション 機 能 を 制 御 する。
Bit Bit Name Function
15:13 Reserved 必 ず bit[15:13]=000b を 書 き 込 むこと
12 RXDCCAL_SEL DC オフセット 調 整 の Manual/HW 選 択 レジスタ
1: HW
0: Manual(Default)
11:1 Reserved 必 ず bit[11:8]=0100b, bit[7:1]= 0000000b を 書 き 込 むこと
0 RXDCCAL_EN DC オフセット 調 整 機 能 起 動
1: 起 動
0: 停 止 (Default)
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206 200
30.2.67 RX_TUNEレジスタ
表 30-68 RX_TUNE レジスタ
RegisterName Address RW Default
RX_TUNE1
RX_TUNE2
RX_TUNE3
20Ah
20Eh
213h
RW
RW
RW
8204h
8105h
1105h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
RX_TUNEx[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
RX_TUNEx[7:0]
Function
受 信 特 性 の 調 整 を 行 う。
Bit Bit Name Function
15:0 RX_TUNEx RX チューニング
RX_TUNE1(20Ah):900MHz バンド 用
RX_TUNE2(20Eh):169MHz バンド 用
RX_TUNE3(213h):450MHz バンド 用
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206 201
30.2.68 AD_CTRレジスタ
表 30-69 AD_CTR レジスタ
RegisterName Address RW Default
AD_CTR 214h RW 5555h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved
IBIAS_ADCIDAC
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
Reserved
Function
AD の 各 バイアス 電 流 を 制 御 する。
Bit Bit Name Function
15:10 Reserved 必 ず bit[15:12]=0101b、bit[11:10]=01b を 書 き 込 むこと。
9:8 IBIAS_ADCI
DAC
ADC IDAC バイアス 電 流 制 御 信 号
00b : 電 流 モード 0
01b : 電 流 モード 1(Default)
10b : 電 流 モード 2
11b : 電 流 モード 3
7:0 Reserved 必 ず bit[7:0]=55h を 書 き 込 むこと。
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206 202
30.2.69 XO 制 御 レジスタ
表 30-70 XO_CTR レジスタ
RegisterName Address RW Default
XO_CTR 215h RW 027Fh
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
Reserved XBUFON Reserved
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
XOC
Function
XO 周 波 数 を 調 整 する。
Bit Bit Name Function
15:13 Reserved
12 XBUFON 基 準 CLK の 発 振 周 波 数 調 整 用
内 部 生 成 した 基 準 CLK を、バッファを 介 して XBO 端 子 から 出 力 する。
XBO 用 バッファの ON/OFF を 制 御 する。
0: OFF (デフォルト)
1: ON
11:8 Reserved 必 ず 2h を 書 き 込 むこと
7:0 XOC 基 準 CLK の 発 振 周 波 数 調 整 用 レジスタ
XO ブロック 内 の 容 量 値 を 切 り 替 え、 発 振 周 波 数 の 値 を 調 整 するために 使
用 する。
TCXO を 使 用 する 場 合 は XCO[7:0]=0FFh に 設 定 する。
00h: 調 整 値 の 最 小 値
...
...
7Fh: 調 整 値 の 最 大 値 (デフォルト 値 )
0FFh: TCXO モード
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206 203
30.2.70 SYNTH1 レジスタ
表 30-71 SYNTH1 レジスタ
RegisterName Address RW Default
SYNTH1 300h RW 4236h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
BANDDATA[1:0] 0 0 0 MDATA[6:4]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
MDATA[3:0]
KDATA[19:16]
Function
シンセサイザの 設 定 を 行 う。
Bit Bit Name Function
15:14 BANDDATA 周 波 数 バンド 選 択
使 用 する 周 波 数 バンドを 選 択 する。
00b: 禁 止
01b: 900MHz バンド (デフォルト)
10b: 400MHz バンド
11b: 169MHz バンド
13:11 Reserved 書 き 込 み 時 は 000b を 書 くこと。
10:4 MDATA M data
デフォルト 値 は 23h。
3:0 KDATA[19:16] K data 1
デフォルト 値 は 06h。
設 定 は、SYNTH1→SYNTH2 の 順 番 に 書 き 込 むこと。SYNTH2 への 書 き 込 みによって、レジスタ 設 定 値
がチップに 反 映 される。
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206 204
30.2.71 SYNTH2 レジスタ
表 30-72 SYNTH2 レジスタ
RegisterName Address RW Default
SYNTH2 301h RW 2762h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
KDATA[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
KDATA[7:0]
Function
シンセサイザの 設 定 を 行 う。
Bit Bit Name Function
15:0 KDATA[15:0] K data 2
デフォルト 値 は 2762h。
設 定 は、SYNTH1→SYNTH2 の 順 番 に 書 き 込 むこと。SYNTH2 への 書 き 込 みによって、レジスタ 設 定
値 がチップに 反 映 される。
VCO 周 波 数 (fcarrier x DIV)が 26MHz の 整 数 倍 ±500KHz の 設 定 は 不 可 。
Frequency setting
KDATA
fxtal × 2 × (MDATA +
20
)
fcarrier =
2
DIV
fcarrier :キャリア 周 波 数
fxtal :クリスタル 発 振 周 波 数
MDATA :MDATA[6:0] 値
KDATA :KDATA[19:0] 値
DIV :2h(900MHz Band)
:4h (400MHz Band)
:Ch (169MHz Band)
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全 ページ ページ
206 205
30.2.72 TX_TUNEレジスタ
表 30-73 TX_TUNE レジスタ
RegisterName Address RW Default
TX_TUNE1
TX_TUNE2
TX_TUNE3
TX_TUNE4
TX_TUNE5
TX_TUNE6
302h
303h
304h
305h
306h
307h
RW
RW
RW
RW
RW
RW
6060h
0000h
0000h
3450h
8880h
30c5h
Validation bit
bit 15 bit 14 bit 13 bit 12 bit 11 bit 10 bit 9 bit 8
TX_TUNEx[15:8]
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
TX_TUNEx[7:0]
Function
送 信 特 性 の 調 整 を 行 う。
Bit Bit Name Function
15:0 TX_TUNEx TX チューニング(PLL 特 性 の 調 整 )
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1
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全 ページ ページ
206 206
31 リファレンスデザイン
C101
(1μF)
9
VDD
IRQ
SPI_CSN
C104
(0.1μF)
C114
(10μF)
C102
(0.1μF)
C103
(0.1μF)
IRQ
SPI_CSN
SPI_DO
SPI_DI
SPI_CLK
GPIO7
SPI_DO
SPI_DI
SPI_CK
RX
C115
(0.8pF)
C137 C112 L114
(100pF)(5.6pF)(33nH)
C147
(0.4pF)
L105
(27nH)
24 23
22
21
20
19
18
17
VBAT
(open)
(open)
(open)
VOUT_PLL
RX_IN_10N
RX_IN_10P
VOUT_RX
TX_OUT_10
16
VOUT_VCO
15
25
CHIPEN
26
TEST
IRQ
27
14
(open)
SPI_CSN
28
13
(open)
SPI_DO
29
12
XIN
SPI_DI
30
11
SPI_CLK
10
GPIO7
MN87401
IC101
GPIO6
GPIO5
GPIO4
GPIO3
GPIO2
GPIO1
GPIO0
VOUT_DIG
XOUT
31
TEST2
32
XBO
CHIPEN
XBO
2 3 4 5 6 7 8
GPIO6
GPIO5
GPIO4
GPIO3
GPIO2
GPIO1
GPIO0
C118
(0.1μF)
920MHz
C116
(0.1μF)
C126
(6.8pF)
1
4
XO101
GND
TX
C143 C146 L115 L107 C117
(56pF) (56pF)(10nH)(6.8nH)(33pF)
GND
2
EXS10B
3
C127
(6.8pF)
C121
(6.8pF)
C123 L108
(1μF) (68nH)
CHIPEN
図 31-1 参 考 回 路 図 (920MHz)
パナソニック 株 式 会 社 デバイス 社

1
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全 ページ ページ
206 206
31 リファレンスデザイン
C101
(1μF)
9
VDD
IRQ
SPI_CSN
C104
(0.1μF)
C114
(10μF)
C102
(0.1μF)
C103
(0.1μF)
IRQ
SPI_CSN
SPI_DO
SPI_DI
SPI_CLK
GPIO7
SPI_DO
SPI_DI
SPI_CK
RX
C115
(0.8pF)
C137 C112 L114
(100pF)(5.6pF)(33nH)
C147
(0.4pF)
L105
(27nH)
24 23
22
21
20
19
18
17
VBAT
(open)
(open)
(open)
VOUT_PLL
RX_IN_10N
RX_IN_10P
VOUT_RX
TX_OUT_10
16
VOUT_VCO
15
25
CHIPEN
26
TEST
IRQ
27
14
(open)
SPI_CSN
28
13
(open)
SPI_DO
29
12
XIN
SPI_DI
30
11
SPI_CLK
10
GPIO7
MN87401
IC101
GPIO6
GPIO5
GPIO4
GPIO3
GPIO2
GPIO1
GPIO0
VOUT_DIG
XOUT
31
TEST2
32
XBO
CHIPEN
XBO
2 3 4 5 6 7 8
GPIO6
GPIO5
GPIO4
GPIO3
GPIO2
GPIO1
GPIO0
C118
(0.1μF)
920MHz
C116
(0.1μF)
C126
(6.8pF)
1
4
XO101
GND
TX
C143 C146 L115 L107 C117
(56pF) (56pF)(10nH)(6.8nH)(33pF)
GND
2
EXS10B
3
C127
(6.8pF)
C121
(6.8pF)
C123 L108
(1μF) (68nH)
CHIPEN
図 31-1 参 考 回 路 図 (920MHz)
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