Exercise 1 - Fault Simulation

如 果 要 用 該 Verilog 測 試 檔 來 驗 証 產 生 的 test patterns 是 否 能 真 正 work, 請 下指 令 :source /usr/cadence/cic_setup/ldv.cshverilog c17.drv.v c17.v如 果 看 到 以 下 畫 面 即 表 示 ATPG 沒 有 問 題 :*** Test vectors simulated : 6*** Number of vector mismatch : 02.2 ATPG for s-a faults in sequential circuits• 使 用 軟 體 :SYNTEST tool – “asicgen”• 範 例 電 路 :s382.v – an ISCAS89 benchmark circuit• 練 習 步 驟 :1. 建 好 將 來 會 用 到 的 子 目 錄< 指 令 > mkdir designs lib2. 把 s382 的 Verilog 檔 轉 換 成 SYNTEST 的 資 料 格 式< 指 令 1> vlogin s382.v –opath designs –lib 35.v lib.v udp.v“-lib 35.v lib.v udp.v” 會 把 35.v 等 檔 案 的 內 容 轉 成 SYNTEST database 格式 並 存 於 lib 子 目 錄 中 。 因 為 s382.v 中 內 含 一 些 gates 為 特 別 的 cells,而 這 些 cells 的 相 關 資 訊 定 義 在 35.v, lib.v, udp.v 中 , 所 以 我 們 才 需 要 加上 這 個 選 項 。< 指 令 2> expin s3823. ATPG:< 指 令 > asicgen s382 –non_scan –max_frame 1024-non_scan 表 示 電 路 未 加 scan。 由 於 s382 為 sequential 電 路 , 所 以 程 式會 以 sequential ATPG algorithm 來 產 生 patterns。-max-frame 1024 則 是 設定 對 於 每 個 fault 所 能 使 用 的 最 大 time frame 數 目 為 1024 個 , 預 設 值 為256。要 看 指 令 相 關 說 明 , 請 打 :asicgen –help3