Los dos HDLs: VHDL, Verilog Los dos HDLs: VHDL, Verilog ...

DMII Síntesis funcional – Síntesis RTL – A. Diéguez 


Los dos HDLs: HDLs: 

VHDL, Verilog 

Dominios de síntesis ntesis 



Los dos HDLs: HDLs: 

VHDL, Verilog 

Dominios de síntesis ntesis




¿Por Por qué qu diseñar dise ar en alto nivel? nivel 




¿Por Por qué qu diseñar dise ar en alto nivel? 

nivel



Síntesis ntesis funcional 

Síntesis ntesis funcional: funcional: 

Scheduling 




Scheduling 


ALU Allocation




ALU Allocation 


Register Allocation 




Register Allocation 


Scheduling

Síntesis ntesis de Alto nivel/behavioral/arquitectura/funcional 

Especificationes 



Flujo de síntesis ntesis de alto nivel 

Schedulling: asignación de cada operación a un intervalo de tiempo correspondiente a un ciclo de reloj o intervalo 

Resource Allocation: Selección del tipo de harware y el número de componentes 

Module binding: Asignación de operaciones a los componentes harware 

Síntesis del control: Diseño del estilo de control y estrategia de reloj 

Entrada 

Especificación funcional 

Criterios de diseño (timing, prestaciones, coste, consumo, #pines, etc) 

Una función de optimización 

Una librería de módulos representando las funciones disponibles 

Objetivos 

Generar un diseño RTL que 

Implemente la función especificada 

Satisfaga los criterios de diseño 

Conduzca a una optimización de la función coste 

Coste= a · Area + b · Tiempo_ejecución + … 

Salida 

Estructura RTL 

Controlador (capturado normalmente simbólicamente como FSM) 

Otros atributos, tales como información geométrica, que guíen a las 

siguientes tareas 



Síntesis ntesis de Alto Nivel 

Scheduling



Scheduling: Scheduling: 

Ejemplo 


Ejemplo 




Ejemplo 

Allocation y binding 

Allocation : determinación del tipo y número de recursos 

Elementos funcionales 

Elementos de almacenamiento 

Conexiones, busses 

Binding : Asignación de recursos a componentes 

Operaciones a componentes funcionales 

Valores a almacenar a componentes de almacenamiento 

Transferencias de datos a buses/líneas 

Puntos clave: 

Compartición de recursos 

Objetivos en la optimización 

Minimizar coste total de recursos, interconexiones 

Cumplir los criterios de retraso (restricciones en caminos críticos) 

Técnicas 

Constructivas: comenzar con un datapath vacio y añadir componentes funcionales, de almacenamiento 

e interconexiones a medida que se necesitan de acuerdo al scheduling. 

Algoritmos tipo Greedy: realizar allocation para un paso de tiempo a la vez 

Basados en reglas: usados para seleccionar el tipo y número de unidades funcionales, 

especialmente antes del scheduling 

Basadas en teoría de grafos: las sub-tareas se asocian a problemas bien definidos en la teoría de grafos 

Clique partitioning 

Algoritmo Left-edge



Clique-partitioning 

Clique partitioning 

Síntesis ntesis de lógica gica/RTL /RTL 

Especificationes 


Independiente Tecnología 


DMII 

Librería 

Dependiente Tecnología 

Left-edge Left edge algorithm 

Flujo de síntesis ntesis lógica gica 

Descripción RTL (Verilog, VHDL) 

Optimización Lógica 

Red Booleana 

Technology Mapping 

Gate-level Netlist 

Minimizar # de literales 

Factorización 

Extracción el. Comunes 

Opt. temporal (reestructurar red) 

Estimar coste 

Velocidad 

Area 

Consumo 

La Síntesis Lógica se divide en dos partes: 

Optimización independiente de la tecnología 

· Determinación de la estructura lógica 

· Estimación de coste (indep. de la tecnología) 

Optimización dependiente de la tecnología (technology mapping) 

· Asociación a puertas de la librería 

· Modelo detallado de coste específico para la tecnología

Suma de productos: 

x = A D F + A E F + B D F + B E F + C D F + C E F + G 

6 AND3 + 1 OR7 (podría no existir!) 

25 cables (19 literales + 6 líneas internas) 

A 

D 1 

F 

A 

E 2 

F 

B 

D 3 

F 

B 

E 

F 

C 

D 

F 

C 

E 

F 

G 

4 

5 

6 

Two-Level Two Level vs. Multi-Level Multi Level Logic Synthesis 

Minimizar # términos producto. 

Quine-McCluskey. 

Espresso (SOP) 


t 1 = d + e; 

t 2 = b + h; 

t 3 = at 2 + c; 

t 4 = t 1t 3 + fgh; 

F = t 4’; 

f 

g 

d 

e 

h 

b 

a 

c 


7 

x 

A 

B 

C 

D 

E 

F 

G 

Necesaria para SCs, Gas, FPGAs 

1 

2 3 

Forma factorizada (SOP(SOP(…))): 

x = (A + B + C) (D + E) F + G 

1 OR3 + 2 OR2 + 1 AND3 

10 cables (7 literales + 3 líneas internas) 

Minimizar # literales, puertas, retraso. 

Factorización algebraica. 

SIS (forma factorizada) 

Technology mapping: Cual es el problema? 

problema 

F 

inv(1) nand2(2) 

nand3 (3) 

nor(2) 

aoi21 (3) 

xor (5) 

4 

x 

nor3 (3) 

oai22 (4) 

t 1 t 3 + fgh 

F 

t t4’ 4’ 

at 2 +c 

d+e b+h 


f 

g 

t1 = d + e; 

d 

t2 = b + h; 

t3 = at2 + c; e 

t4 = t1t3 + fgh; 

F = t4’; h 

b 

a 

Coste total = 23 

c 

f 

g 

t1 = d + e; 

d 

t2 = b + h; 

t3 = at2 + c; e 

t4 = t1t3 + fgh; 

F = t4’; h 

b 

a 

Area total = 19 c 

and2(3) 

or2(3) 

or2(3) 

nand2(2) 

inv(1) 


Technology mapping 

d’ e’ 

a 

F 

c 

f 

b’ h’ 

g 

h 

Technology mapping (área ( rea) 

nand2(2) 

aoi22(4) 

F 

F 

t 1 = d + e; 

t 2 = b + h; 

t 3 = at2 + c; 

t 4 = t1t3 + fgh; 

F = t 4 ’; 

Area total = 15 

inv(1) nand2(2) 

nand3 (3) 

f 

g 

d 

e 

h 

b 

a 

c 

nor(2) 

aoi21 (3) 

xor (5) 

oai21 (3) 

oai21(3) 

inv(1) 

nand3(3) 

nand2(2) 

nor3 (3) 

oai22 (4) 

and2(3) 

F

Area 

INV (1) 

NAND2 (2) 

NAND3 (3) 

AOI21 (3) 

NAND4 (4) 


Area 

INV (1) 

NAND2 (2) 

NAND3 (3) 

AOI21 (3) 

NAND4 (4) 


Load-Dependent Delay 

INV (1) NAND2 (2) NAND3 (3) 

AOI21 NAND4 

INV (2) NAND2 (4) NAND3 (5) 

AOI21 NAND4 

INV (3) NAND2 (5) NAND3 (7) 

AOI21 NAND4 

INV (3) NAND2 (4) NAND3 (7) 

AOI21 NAND4 

INV (5) NAND2 (9) NAND3 (12) 

AOI21 NAND4 

Technology mapping (delay) 


INV (1) NAND2 (2) NAND3 (3) 

AOI21 NAND4 

INV (2) NAND2 (4) NAND3 (5) 

AOI21 NAND4 

INV (3) NAND2 (5) NAND3 (7) 

AOI21 NAND4 

INV (3) NAND2 (4) NAND3 (7) 

AOI21 NAND4 

INV (5) NAND2 (9) NAND3 0(12) 

AOI21 NAND40 

0 

0 

0 

0 

0 

0 

0 

0 

3 

2 2 + 2 = 4 

7 

MAX (7,3) + 7 = 14 

NAND3 

MAX (4,0,0) + 4 = 8 

MAX (8,0) + 5 = 13 

NAND3 

Area 

INV (1) 

NAND2 (2) 

NAND3 (3) 

AOI21 (3) 

NAND4 (4) 


Technology mapping (delay) 


INV (1) NAND2 (2) NAND3 (3) 

AOI21 NAND4 

INV (2) NAND2 (4) NAND3 (5) 

AOI21 NAND4 

INV (3) NAND2 (5) NAND3 (7) 

AOI21 NAND4 

2 

INV (3) NAND2 (4) NAND3 (7) 

AOI21 NAND4 0 

0 

0 

INV (5) NAND2 (9) NAND3 (12) 

AOI21 NAND4 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 

0 


2 

2 + 1 = 3 MAX(3,0) + 2 = 5 

1 

1 

2 + 1 = 3 

3 

Síntesis ntesis física sica 

MAX( 5,1) + 2 = 7 

8 

MAX (3,0,0) + 3 = 6 

MAX( 8,0) + 2 =10 

MAX (3,1,0) + 3 = 6 

MAX (6,0) + 2 = 8



Particionado 

Algorítmos 

Algor tmos de biparticionado 



Particionado recursivo: recursivo: 

min-cut min cut 

Algorítmos 

Algor tmos de biparticionado



Algorítmos 

Algor tmos de biparticionado: 

biparticionado: 

Ejemplo K-L 

Floorplanning 



Floorplanning 

Floorplanning


Placement 

Mal placement Buen placement 


Placement iterativo: iterativo: 

Simulated annealing 





Estrategia clásica 



Recocido simulado



Routing 

Maze Routing 

Lee’s Algorithm 



Routing 

Routing detallado: 

detallado: 

Definiciones y modelos de asignación asignaci de capas 

• Entrada: 

– Dos vectores de la misma longitud que 

representan los pines en ambs lados del 

canal. 

– Número de capas y modelo de conexión. 

• Salida: 

– Conexión de pines. 

– Minimización de la anchura del canal. 

– Minimización del número de vias. 

Ejemplo: (13002110) 

(30120300) 

(0 = no terminal) 

Channel routing 

+ 

Switchbox routing 

1. Fix the terminals between A & B 

2. Route B, C, then D (channel) 

3. Route A (switchbox)

Left-Edge Algorithm 


Left-Edge Left Edge Channel Routing Algorithm 

Constrained Left-Edge Algorithm

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