Latches

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Circuitos secuenciales
Los circuitos lógicos secuenciales contienen uno o más bloques lógicos combinacionales
junto con elementos de memoria en un camino de realimentación con la lógica.
Los elementos de memoria son LATCHES o FLIP-FLOPS
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Circuitos secuenciales
El problema es que latches y FFs también enlentecen las señales lentas.
Los latches enlentecen la señal en el retraso a través del latch (t d-q ).
Los FFs enlentecen la señal en el tiempo de set-up más el retraso desde la llegada del
reloj hasta que se tiene el dato a la salida (t su + t ck-q ).
El problema más importante es que el reloj controla la carga de los latches/registros y nos
es posible garantizar su distribución instantánea
Hay varios puntos importantes:
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Circuitos secuenciales
Se necesita tener las señales correlacionadas en el tiempo, I.e., las señales no han de
mezclarse (en el tiempo). No importa donde esten las fronteras.
De hecho, si el retraso a través de la lógica fuese exáctamente el mismo, no se
necesitarían relojes. Los estados se almacenarían en las puertas y las líneas de conexión.
Los relojes sirven para enlentecer las señales demasiado rápidas mediante Latches y Flip-
Flops, que actúan de barreras.
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Con un latch, la señal no puede propagarse hasta que el nivel del reloj es alto (latch
activado a nivel alto)
Con un FF, la señal sólo puede propagarse durante el flanco de subida del reloj (FF
activado por flanco de subida).
Elementos de memoria: Latches

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Elementos de memoria: Latches
Los elementos de memoria en sistemas VLSI son LATCHES o FLIP-FLOPS tipo D
D LATCH/FF significa Delay: Un FF D retrasa la señal (dato) un cliclo de reloj
El latch más simple tipo D:
Almacena un 1 o un 0 en una capacidad
Interruptor cerrado: la capacidad se carga a la señal de entrada
Interruptor abierto: la capacidad mantiene el valor
Posible implementación:
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Elementos de memoria: Latches
El inversor C2MOS (Clocked-inverter):
El inversor C2MOS es un híbrido entre una TG y un INV
E flota cuando el reloj φ está bajo
E invierte la entrada E cuando el reloj φ está alto
El latch C2MOS (Clocked-inverter):
14 transistores
φ=‘1’: G1 está ‘on’, el latch es transparente. La señal D viaja DXq
φ =‘0’: G2 está ‘on’. El latch almacena XqX formando un bucle no inversor
Layout más simple
No hay puerta de paso a la entrada
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Elementos de memoria: Latches
El latch estático tipo D:
Utiliza realimentación para almacenar, no una capacidad
Puede recordar mientras se mantenga la alimentación
La capacidad sólo es necesaria para recordar el valor durante la conmutación
CLOCK=‘1’: La señal de entrada pasa a la salida Q (el latch es transparente)
CLOCK=‘0’: La última entrada determina Q
Posible implementación:
12 transistores
Hay una degradación del
t setup debido a la puerta de
transmisión
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Elementos de memoria: Latches
El MUX D-LATCH
Es simplemente un multiplexor
CLOCK=‘1’: D pasa a Q
CLOCK=‘0’: Q se mantiene a través del camino de realimentación
Implementado con puertas tiene 12 transistores + 2 del buffer de salida
Si C y !C tienen retrasos diferentes se produce un glitch
La entrada es buffered: tiempo de setup aislada de la impedancia de salida de la etapa
anterior

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Elementos de memoria: Latches
El MUX D-LATCH: implementación alternativa
Timming:
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Elementos de memoria: Flip-Flops
Flip Flops
Mayoritariamente basados en estructuras Master-Slave (tipo D en sistemas VLSI)
Implementación: 2 latches D en serie, uno con CLK y el otro con CLK
Operación:
MASTER transparente, SLAVE en hold
MASTER en hold, SLAVE transparente
Como siempre hay un latch en modo hold, el FF nunca es transparente.
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Elementos de memoria: Latches
Alternativas dinámicas:
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Elementos de memoria: Flip-Flops
Flip Flops
Efectivamente, es edge-triggered (activado por flanco)
El dato que entra en D justo antes de la caida del clock, llega a Q tras el flanco de bajada del reloj
Todos los FF D master-slave son activados por flanco, pero no todos los FF D activados por
flanco son master-slave
Símbolo D-FF:

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Elementos de memoria: Flip-Flops
Flip Flops
Elementos de memoria: Flip-Flops
Flip Flops
El Enabled D Flip-Flop
A menudo se necesita mantener un dato varios ciclos de reloj
En ocasiones se necesita eliminar datos indeseados de las entradas
¿Por qué no desactivar el reloj estas ocasiones?
Poner puertas para inhabilitar el reloj provoca Clock Skew:
Otras razones para no inhabilitar el reloj con puertas (gating the clock)
Puede causar falsos flancos de reloj si SIT cambia cuando CLK=1
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Elementos de memoria: Flip-Flops
Flip Flops
Elementos de memoria: Flip-Flops
Flip Flops
El Enabled D Flip-Flop
Es una forma simple de eliminar el problema de inhabilitar el reloj con puertas
Conmuta la entrada D del flip-flop entre la antigua Q y la nueva entrada
Operación:
ENABLE=1: la entrada introducida en el flip-flop
ENABLE=0: Q se recarga en la entrada desde la salida
Aplicación:
El enable permite al flip-flop mantener el dato estable tanto tiempo como se desea sin
poner puertas en la entrada del reloj

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Propiedades temporales de los FFs
Tiempos de setup y de hold
Los FFs tienen regisones restringidas cerca del flanco activo del reloj
Si D cambia en estas regiones, Q es indefinido
Q puede: ser el último valor de D; el nuevo D, tomar un nivel medio (~VDD/2)
Los FFs actuales tienen un hold time nulo o negativo.
El dato puede cambiar antes del flanco y ser capturado
El diseño (del sistema) se simplifica
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Propiedades temporales de los FFs
Tiempo de propagación, tc-q Es el retraso de un cambio de Q respecto al flanco de reloj activo
Los diseñadores han de hacer t c-q > t hold
La señal de salida de un FF es siempre síncrona
si t c-q > t hold (incluso si D no lo es ya que Q sólo cambia por acción del reloj)
t c-q desplaza los cambios deQ fuera de la región restringida para el siguiente FF
(si algo produce un retraso despues del FF no tiene porque cumplirse)
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Propiedades temporales de los FFs
Señales síncronas y asíncronas
Síncrona: si no cambia en la región restringida
Asíncrona: puede cambiar en cualquier sitio
Las señales asíncronas pueden generarse cuando:
Vienen de fuera del CI
Vienen de un circuito controlado por otro reloj
Señales generadas usando el reloj con algo más
que latches o flip-flops. Ej: clock gating
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Propiedades temporales de los FFs
Tiempo de ciclo (periodo)
En un circuito secuencial generalmente hay lógica entre FFs
Existe un periodo mínimo del reloj (o un tiempo máximo de propagación en la lógica)
Esta es la principal restricción temporal en circuitos digitales.
Si no se cumple se denomina violación de tiempo de setup

Tiempo de hold
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Propiedades temporales de los FFs
Existe un tiempo m ínimo para la propagación de la lógica: Ocurre si t c-q < t hold
Considerad 2 FFs con el mismo reloj. Para un tiempo grande de hold el FF1 puede
cambiar de estado y enviar su nueva salida al FF2 de forma que ambos conmuten en el
mismo flanco.
Para evitar dobles conmutaciones:
Dicho de otra forma, el mínimo tiempo de propagación en la logica es:
Si no se cumple se denomina violación de tiempo de hold. Máximo peligro en shift Regs.
Clock skew
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Clock skew
Cuando el flanco del reloj no alcanza a todos los FFs al mismo tiempo
Skew positivo
Los datos y el reloj se retrasan en la misma dirección.
Skew negativo
Los datos y el reloj se retrasan en direcciones opuestas
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Propiedades temporales de los FFs
Tiempo de hold, visión alternativa
El mínimo retraso aparece cuando t c-q < t hold
En este caso D1 puede provocar Q1 en el FF1 y viajar a través de la lógica y alcanzar el
FF2 dentro de su tiempo de hold. El FF2 puede, por tanto, cambiar en el mismo flanco.
Los prolemas de hold pueden solucionarse insertando un par de inversores en la lógica
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Incertidumbre en el reloj
4 Power Supply
3 Interconnect
2
Devices
1 Clock Generation
5 Temperature
6 Capacitive Load
7 Coupling to Adjacent Lines
Retar do en una conex ión del reloj

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Clock skew
Efecto del skew en el máximo tiempo de propagación
El skew positivo incrementa el periodo efectivo del reloj (hay más tiempo para alcanzar FF2)
El skew positivo incrementa t PD(MAX) en el skew
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Clock skew
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Clock skew
Efecto del skew en el mínimo tiempo de propagación
El skew positivo equivale a aumentar el tiempo de hold del FF2
El mínimo retraso de la lógica, t PD(MIN) , necesario para evitar la región restringida aumenta
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Clock skew

CLK
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DEC Alpha 21164
300 MHz
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Distribución del reloj
Distribución de arbol en H
Ejemplos de redes de distribución
EV6 (Alpha 21264)
600 MHz – 0.35 micron CMOS
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Distribución del reloj
Esquema de buffers distribuidos en áreas locales
Esquema del reloj en un sistema de dos fases
Con dos fases no solapadas, flancos distintos guardan los datos y modifican la salida
Generación:
Clk
Phase 1
Phase 2
100