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DMI C ircuitos sec uenciales – A. Diéguez DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Flip-Flops Flip Flops Elementos de memoria: Flip-Flops Flip Flops El Enabled D Flip-Flop A menudo se necesita mantener un dato varios ciclos de reloj En ocasiones se necesita eliminar datos indeseados de las entradas ¿Por qué no desactivar el reloj estas ocasiones? Poner puertas para inhabilitar el reloj provoca Clock Skew: Otras razones para no inhabilitar el reloj con puertas (gating the clock) Puede causar falsos flancos de reloj si SIT cambia cuando CLK=1 DMI C ircuitos sec uenciales – A. Diéguez DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Flip-Flops Flip Flops Elementos de memoria: Flip-Flops Flip Flops El Enabled D Flip-Flop Es una forma simple de eliminar el problema de inhabilitar el reloj con puertas Conmuta la entrada D del flip-flop entre la antigua Q y la nueva entrada Operación: ENABLE=1: la entrada introducida en el flip-flop ENABLE=0: Q se recarga en la entrada desde la salida Aplicación: El enable permite al flip-flop mantener el dato estable tanto tiempo como se desea sin poner puertas en la entrada del reloj
DMI C ircuitos sec uenciales – A. Diéguez Propiedades temporales de los FFs Tiempos de setup y de hold Los FFs tienen regisones restringidas cerca del flanco activo del reloj Si D cambia en estas regiones, Q es indefinido Q puede: ser el último valor de D; el nuevo D, tomar un nivel medio (~VDD/2) Los FFs actuales tienen un hold time nulo o negativo. El dato puede cambiar antes del flanco y ser capturado El diseño (del sistema) se simplifica DMI C ircuitos sec uenciales – A. Diéguez Propiedades temporales de los FFs Tiempo de propagación, tc-q Es el retraso de un cambio de Q respecto al flanco de reloj activo Los diseñadores han de hacer t c-q > t hold La señal de salida de un FF es siempre síncrona si t c-q > t hold (incluso si D no lo es ya que Q sólo cambia por acción del reloj) t c-q desplaza los cambios deQ fuera de la región restringida para el siguiente FF (si algo produce un retraso despues del FF no tiene porque cumplirse) DMI C ircuitos sec uenciales – A. Diéguez Propiedades temporales de los FFs Señales síncronas y asíncronas Síncrona: si no cambia en la región restringida Asíncrona: puede cambiar en cualquier sitio Las señales asíncronas pueden generarse cuando: Vienen de fuera del CI Vienen de un circuito controlado por otro reloj Señales generadas usando el reloj con algo más que latches o flip-flops. Ej: clock gating DMI C ircuitos sec uenciales – A. Diéguez Propiedades temporales de los FFs Tiempo de ciclo (periodo) En un circuito secuencial generalmente hay lógica entre FFs Existe un periodo mínimo del reloj (o un tiempo máximo de propagación en la lógica) Esta es la principal restricción temporal en circuitos digitales. Si no se cumple se denomina violación de tiempo de setup
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