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DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Latches Los elementos de memoria en sistemas VLSI son LATCHES o FLIP-FLOPS tipo D D LATCH/FF significa Delay: Un FF D retrasa la señal (dato) un cliclo de reloj El latch más simple tipo D: Almacena un 1 o un 0 en una capacidad Interruptor cerrado: la capacidad se carga a la señal de entrada Interruptor abierto: la capacidad mantiene el valor Posible implementación: DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Latches El inversor C2MOS (Clocked-inverter): El inversor C2MOS es un híbrido entre una TG y un INV E flota cuando el reloj φ está bajo E invierte la entrada E cuando el reloj φ está alto El latch C2MOS (Clocked-inverter): 14 transistores φ=‘1’: G1 está ‘on’, el latch es transparente. La señal D viaja DXq φ =‘0’: G2 está ‘on’. El latch almacena XqX formando un bucle no inversor Layout más simple No hay puerta de paso a la entrada DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Latches El latch estático tipo D: Utiliza realimentación para almacenar, no una capacidad Puede recordar mientras se mantenga la alimentación La capacidad sólo es necesaria para recordar el valor durante la conmutación CLOCK=‘1’: La señal de entrada pasa a la salida Q (el latch es transparente) CLOCK=‘0’: La última entrada determina Q Posible implementación: 12 transistores Hay una degradación del t setup debido a la puerta de transmisión DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Latches El MUX D-LATCH Es simplemente un multiplexor CLOCK=‘1’: D pasa a Q CLOCK=‘0’: Q se mantiene a través del camino de realimentación Implementado con puertas tiene 12 transistores + 2 del buffer de salida Si C y !C tienen retrasos diferentes se produce un glitch La entrada es buffered: tiempo de setup aislada de la impedancia de salida de la etapa anterior
DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Latches El MUX D-LATCH: implementación alternativa Timming: DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Flip-Flops Flip Flops Mayoritariamente basados en estructuras Master-Slave (tipo D en sistemas VLSI) Implementación: 2 latches D en serie, uno con CLK y el otro con CLK Operación: MASTER transparente, SLAVE en hold MASTER en hold, SLAVE transparente Como siempre hay un latch en modo hold, el FF nunca es transparente. DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Latches Alternativas dinámicas: DMI C ircuitos sec uenciales – A. Diéguez Elementos de memoria: Flip-Flops Flip Flops Efectivamente, es edge-triggered (activado por flanco) El dato que entra en D justo antes de la caida del clock, llega a Q tras el flanco de bajada del reloj Todos los FF D master-slave son activados por flanco, pero no todos los FF D activados por flanco son master-slave Símbolo D-FF:
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