VHDL PARTE 1 - - GSE

Resumo de elementos primitivos
Exercício
– VHDL é uma linguagem fortemente tipada
Qual/quais das linhas abaixo é/são incorreta/s? Justifique a resposta.
– Escalares são do tipo:
bit, boolean, real, integer, physical, character.
– Há a possibilidade de se declarar novos tipos: enumeração e record
– Objetos podem ser constantes, variáveis e sinais
– Expressões são fórmulas cujos operadores devem ser exatamente
do mesmo tipo
variable A, B, C, D : std_logic_vector (3 downto 0);
variable E,F,G : std_logic_vector (1 downto 0);
variable H,I,J,K : std_logic;
[ ] A := B xor C and D ;
[ ] H := I and J or K;
[ ] A := B and E;
[ ] H := I or F;
Professor Fernando Moraes / Ney Calazans
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Professor Fernando Moraes / Ney Calazans
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Exercício
Instalação do simulador
Quais linhas abaixo estão incorretas?
signal c_bus : std_logic_vector (0 to 3);
signal a_bus, b_bus, z_bus : std_logic_vector (3 downto 0);
signal a_bit, b_bit, c_bit, d : std_logic;
signal byte : std_logic_vector (7 downto 0);
type t_int_array is array (0 to 3) of integer;
signal int_array : t_int_array ;
…
byte ‘1’);
z_bus