VHDL PARTE 1 - - GSE

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MICROINSTRUÇÃO => PALAVRA DE CONTROLE FETCH 1/3 DATAMEM escreve na memória CE RW ADDRESS DATAMEM escreve na memória CE RW MAR ß PC uins
BLOCO DE DADOS - COMPONENTES (7) BD - ACESSO À MEMÓRIA DATAMEM escreve na memória CE RW ADDRESS datamem escreve na memória CE RW MAR BUS_B BUS_A out_ula lê da memória 0 mux 1 sel MDR IR lê da memória 0 mux 1 sel -- dados provenientes ou da memória ou da ULA CE RW PC AC CE RW sel1 address); R2: reg8clear port map ( clock=>ck, reset=>reset, ce=>wmdr, D=>outmux, Q=>mdr); Uso de tri-states: MDR IR PC AC BUS_B BUS_A R3: reg8clear port map ( clock=>ck, reset=>reset, ce=>wir, D=>out_ula, Q=>reg_ir); R4: reg8clear port map ( clock=>ck, reset=>reset, ce=>wpc, D=>out_ula, Q=>pc); R5: reg8clear port map ( clock=>ck, reset=>reset, ce=>wac, D=>out_ula, Q=>ac); R6: reg8clear port map ( clock=>ck, reset=>reset, ce=>wrs, D=>out_ula, Q=>rs); RS busB
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