VHDL PARTE 1 - - GSE

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<strong>VHDL</strong> é uma linguagem de programação ? (2/3) • Relações temporais A
• Módulos compostos por sub-módulos (instâncias) conectados por sinais – Na figura temos o módulo F, composto pelos módulos G,H,I; com entradas A e B; e sinais internos s1 e s2. • Em <strong>VHDL</strong>: A B F Descrevendo estrutura (1/3) Y – Instâncias: component(declaração opcional) – Sinais: signal (de um determinado tipo) A B – Relação entre sinais e conectores das instâncias: port map X U G T X U T H S1 S2 M N I Y F Y library IEEE; use IEEE.std_logic_1164.all; entity contador is generic(prop_delay : Time := 2 ns); port( clock : in bit; q1, q0 : out bit); end contador; architecture estrutural of contador is signal ff0, ff1, inv_ff0 : std_logic; begin bit_0: entity work.Tflip_flop port map( ck=> clock, q => ff0); inv: entity work.inversor port map( a=> ff0, y => inv_ff0); bit_1: entity work.Tflip_flop port map( ck=> inv_ff0, q => ff1); q0
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