Teoria - LSI - USP

PCI – Projeto de Circuitos Integrados 

PROGRAMA: 

Prof. Dr. João Antonio Martino 

Prof. Dr. Victor Sonnenberg 

1. Introdução à Microeletrônica, metodologias de projeto e Níveis de Projeto. 

Dispositivos em circuitos integrados. 

2. Transistor MOS (comportamento como chave) e portas lógicas básicas 

CMOS. 

3.Projeto do inversor CMOS: comportamento estático e dinâmico. 

4.Processo de fabricação de transistores MOS com tecnologia CMOS. 

5. Introdução ao simulador microwind. 

6. Introdução ao simulador microwind. 

7. Projeto e simulação do inversor CMOS (comportamento estático e 

dinâmico) com o microwind. 

8. Projeto e simulação do inversor CMOS (comportamento estático e 

dinâmico) com o microwind 

9. Prova P1 (ou projeto).

PROGRAMA (cont.): 

10. Estudo do comportamento estático e dinâmico de Portas lógicas NE (NAND) e 

NOU (NOR) 

11. Projeto e simulação de porta lógica NE (NAND) e/ou NOU (NOR) 

(comportamento estático e dinâmico) com o microwind. 

12. Projeto e simulação de porta lógica NE (NAND) e/ou NOU (NOR) 

(comportamento estático e dinâmico) com o microwind. 

13. Estudo do comportamento dinâmico de outras funções lógicas e simplificação. 

14. Projeto e simulação de funções lógicas (comportamento estático e dinâmico) 

com o microwind. 





17. Prova P2 (ou projeto). 

18. Prova Substitutiva ou EXAME.

MÉDIA FINAL : 

M=(0,4P1 + 0,6P2) . K 

0 < K < 1,2 = fator dos relatórios =MR .0,12 

MR = média dos relatórios. 

Se M < 6,0 o aluno é reprovado com conceito C 

Se 6,0 < M < 7,0 o aluno é aprovado com conceito B 

Se 7,0 < M < 8,5 o aluno é aprovado com conceito A 

Se M > 8,5 o aluno é aprovado com conceito E 

Observação: Será realizada uma prova substitutiva para uma, e só uma, das 

provas P1 ou P2. No caso de reprovação, com a realização das 2 provas, 

a prova substitutiva vale como um exame onde a média final é a média 

aritmética entre M e o exame.

BIBLIOGRAFIA: 

Básica 

1. WESTE, N.; ESHRAGHIAN, K. Principles of CMOS VLSI Design. Ed. 

Addison Wesley, 1985 

2. PIERRE, T.F. Robert. Field Effect Devices: Modular series on 

Solid State Devices. 2. ed. Califórnia: Addison - Wesley Publishing 

Company, 1990. 4 v. 

3. MARTINO, João Antonio; PAVANELLO, Marcelo A. e VERDONCK, 

Patrick B. Caracterização Elétrica de Tecnologia e Dispositivos 

MOS. São Paulo: Ed. Pioneira Thomson Learning, 2003. 193 p. 

Complementar 

1. MARTINO, João Antonio. Um processo CMOS de Cavidade 

Dupla para Comprimento de Porta de 2µm São Paulo, 1988. 147 f. 

Tese (Doutorado em Engenharia Elétrica) - Escola Politécnica da 

Universidade de São Paulo, São Paulo, 1988. 

2. SEDRA, A. S.; SMITH, K. C. Microeletrônica. 4. ed. São Paulo: 

Makron Books, 1998. 1270 p. 

3. STREETMAN, B. G. Solid State Electronic Devices. 4. ed. New 

Jersey : Prentice-Hall, 1995, 462 p. 

4. TSIVIDIS, Y.P. Operation and Modeling of the MOS Transistor. 

Mc Graw Hill, 1987.

MOTIVAÇÃO 

•Explosão no uso da tecnologia da informação e 

na comunicação sem fio (wireless) 

•Telefones celulares, cameras digitais, 

microcomputadores pessoais, sistemas de 

entretenimentos… 

Tudo Graças aos Circuitos Integrados…

Evolução da Eletrônica 

Válvula Transistor Circuitos Integrados 

1896 1947 1959 

(Microeletrônica)

O que é um Circuito Integrado 

UNIVERSIDADE DE SÃO PAULO 

ESCOLA POLITÉCNICA 

DEPARTAMENTO DE ENGENHARIA ELETRÔNICA 

LABORATÓRIO DE SISTEMAS INTEGRÁVEIS

Primeiro Circuito Integrado – 1959 (Ano 0) 

•Jack St Clair Kilby 

(Universidade de Illinois, 1947) 

•Texas Instruments em 1958 

• U.S. Patent 3.138.743 

(Submetida em 1959) em 

“Miniaturized Electronic 

Circuits” 

•Projetou a primeira calculadora 

eletrônica portátil (4 operações) 

•Prêmio Nobel em 2000

Primeiro Circuito Integrado – 1959 (Ano 0) 

•Jack St Clair Kilby 

•Texas Instruments 

• U.S. Patent 3.138.743 

(Submetida em 1959) em 

“Miniaturized Electronic 

Circuits” 

Oscilador de Deslocamento de Fase 

•Prémio Nobel em 2000

Microeletrônica 

• Estuda Técnicas de projeto fabricação e testes de Circuitos 

Integrados 

– Possibilidades para construção de um circuito eletrônico: 

• Utilizando CI’s de prateleira 

(7400, 4000, 8086, Z80, 68000.....) 

• C. I. de aplicação específica 

(Muito utilizado atualmente pelas empresas de médio e 

grande porte em todo ou parte de determinados 

equipamentos eletrônicos de grande volume de produção) 

• Vantagens em se utilizar um C. I. de aplicação específica: 

– Menor área ocupada 

– Menor custo 

– Maior facilidade de manutenção 

– Proteção contra propriedade industrial (não pode ser 

copiado)

Tradicionalmente, o número de componentes em uma pastilha de 

Si tem dobrado a cada 2 anos (Lei de Moore) 

fonte Intel

Evolução do Custo Médio por Transistor 

em um Circuito Integrado 

Fonte : Intel

Menores dimensões 

Tecnológicas [m] 

Exemplos 

Fio de cabelo: 100 m 

Ameba: 15 m 

Glóbulo vermelho: 7 m 

Vírus da AIDS: 0,1 m 

Fonte : Intel

Um Exemplo da Revolução da Microeletrônica 

Intel 8008 (1972) 

200 KHz 

3.300 transistores 

13 mm 2 

30 anos 

X 12.000 

Intel Pentium 4 (2002) 

2,2 GHz 

42.000.000 transistores 

146 mm 2 

Dobra a cada 2 anos LEI DE MOORE

Evolução dos Parâmetros de Fabricação de Memórias DRAM 

1Mb 4Mb 16Mb 64Mb 256Mb 1Gb 4Gb 

Ano 1987 1990 1993 1996 1998 2001 2004 

L (m) 1,0 0,7 0,5 0,35 0,25 0,18 0,13 

Máscaras 11 14 18 21 21 23 23 

Porta x ox (nm) 20 15 12 10 7 5-4 5-4 

Etapas 200 300 400 500 550 600 600 

Junção x j (m) 0,25 0,2 0,15 0,1 0,07 0,05 0,03 

lâmina (mm) 125 150 150 200 200/300 300 300 

L 

N+ N+ 

P 

x ox 

x j

Metodologias de Projetos de Circuitos 

Integrados Digitais de Aplicação Específica 

ASIC - Application Specific Integrated Circuit 

Circuitos Integrados de Aplicação Específica (Dedicados) 

Totalmente personalizados (Full Custom) 

Circuitos 

Dedicados 

Semi personalizados 

Células Padrão 

(Standard Cell) 

Matriz de Portas 

(Gate Array)

Projeto de C. I. Dedicados 

Totalmente Personalizados (FULL CUSTOM) 

Técnica “Top-Down” 

Hierarquicamente estruturado 

V DD 

Fabricação: Todos os passos (Completa) 

Vantagens: Comportamento estático e dinâmico 

muito bom 

Mínima área 

Desvantagens: Custo Elevado 

Tempo de projeto elevado

Projeto 

Lógico 

Semi Personalizados 

Ferramentas de C.A.D 

Biblioteca de 

Células 

Lay-out 

Metodologia de Projeto com Arranjo de Portas (Gate Array) 

CHIP 

C. I. já difundido, só falta a camada de interconexão 

Pode ter uma ou duas camadas de interconexão 

Cada célula contém transistores isolados (CMOS) 

Vantagens: Menor número de máscaras 

Baixo custo 

Realização rápida 

Desvantagens: 

Muitas interconexões 

Baixa utilização da superfície 

Otimização impossível

Metodologia Usando Células Padrão (Standard Cell) 

• Biblioteca de subsistemas digitais 

• Projeto baseado em equações lógicas 

CHIP 

Regist. 

Contador 

ULA 

Os blocos Registrador, Contador 

e ULA tem suas características 

bastante conhecidas, bastando 

apenas interliga-los e projetar o 

que não existe na biblioteca 

Vantagens: Projetista não necessita de 

muito conhecimento de C. I. 

Basta saber o projeto lógico 

Desvantagens: 

Área total não otimizada 

Potência e tempo de atraso não 

são bons

Comparação entre as metodologias de projeto de C. I. - VLSI 

Complexidade 

Funcional 

Células 

Padrão 

STANDARD CELL 

Totalmente 

Personalizado 

FULL CUSTOM 

Arranjo de 

Portas 

GATE ARRAY 

Custo 

Relativo 

Regularidade 

Prateleira 

Arranjo de Portas 

Célula Padrão 

Tot. Personalizado 

Volume de Produção

Níveis de Projeto 

• Nível Funcional: 

– Divisão do circuito a ser projetado em “caixas pretas”, cada uma com uma 

função específica. 

Ex: Registrador, Somador, Contador.... 

• Nível Lógico: 

– Detalhamento de cada uma das “caixas pretas” em blocos lógicos (portas 

lógicas). 

Ex: Portas NAND, NOR, Inversores.... 

• Nível de Transistores: 

– Interligação dos componentes (transistores) para a implementação das 

portas lógicas, bem como definição das dimensões geométricas destes 

transistores. 

Ex: Transistores nMOS de W=10m e L=5m 

• Nível de Layout: 

– Layout final do circuito de acordo com as regras de projeto fornecidas e 

com as dimensões preestabelecidas pelo nível 3. 

Ex: Ver layout posteriormente

Dispositivos em Circuitos Integrados 

• Resistores 

Planta: 

Perfil: 

W 

L 

N 

P 

Al 

X 

SiO 2 

R 

 

L 

 

X W 

Normalmente a relação 

 

X 

(Resistência de Folha - R F ) 

da tecnologia é fornecida. 

Exemplo: 

R 30 

L 

W 

90 

R F 

 

 

30 

X 

L=3 W 

, projetar R=90 

Adotando W=20 m 

L= 60 m 

Existe também o resistor P+ feito sobre substrato N (inverso)

Resistores (USP) 

Resistores projetado e fabricado na Escola Politécnica da USP 

Dissertação de Mestrado – João Antonio Martino (1984)

• Capacitores 

Capacitância (C) Constante: adotada quando se deseja fabricar um 

capacitor em CI 

Al 

Condutor 

óxido 

P 

x ox 

óxido 

Si-poli/metal 

V 

C 

 

 

x 

ox 

ox 

A 

Onde: ox - Permissividade do dielétrico (normalmente SiO 2 ) 

x ox - Espessura do dielétrico (normalmente SiO 2 ) 

A - área do capacitor

Capacitância (C) Variável com a tensão aplicada 

Dois tipos 

Capacitância reversa de junção 

Capacitor MOS 

Capacitância Reversa de Junção 

V Depleção 

12 

N 

2 

Cj 3x10 pF/ m 

V 0,7 

N 

P 

1/ 2 

N - Dopagem do Substrato 

V - Tensão Reversa

Capacitor MOS 

V 

Al 

SiO 2 

P 

x ox 

Metal 

Oxido 

Semicondutor 

Largamente utilizado para a obtenção de características elétricas e 

físicas do processo de fabricação de circuitos integrados.

Capacitores (USP) 

Capacitor projetado e fabricado na Escola Politécnica da USP 


• Diodos 

N 

P 

P 

N

• Transistor Bipolar 

C 

B 

E 

N 

B E C 

N+ P 

P 

• Transistor JFET 

D 

S 

G1 

D 

G2 

G 

N 

P 

S 

P

• Transistor MOS - Canal N (nMOS) 

Fonte 

(Source) 

Porta 

(Gate) 

N+ N+ 

P 

Metal 

Dreno 

(Drain) 

Óxido 

G 

D 

B 

G 

D 

Substrato 

(Bulk) 

S 

S

• Transistor MOS - Canal P (pMOS) 

Porta 

Fonte 

Dreno 

P+ P+ 

N 

G 

D 

B 

G 

D 

Substrato 

S 

S

Transistor – NMOSFET (USP) 

Porta 

(G) 

Alumínio 

Fonte 

(S) 

Dreno 

(D) 

Transistor projetado e fabricado na Escola Politécnica da USP 


Desenhe o perfil do Circuito Integrado abaixo

Tecnologia de Fabricação de Circuitos 

Integrados 

- TTL LS DECLÍNIO 

SCHOTTKY 

• BIPOLAR - ECL MAIS VELOZ 

- I 2 L LSI , VLSI 

- PMOS: 1 a TECNOLOGIA MOS, MEMÓRIAS, 

CALCULADORAS 

• MOS 

- NMOS: LSI 

- CMOS: SSI, MSI, VLSI

Densidade de Integração: 

Número de transistores: 

SSI = pequena escala: N 100 

MSI = média escala: 100 N 1.000 

LSI = grande escala: 1.000 N 100.000 

VLSI = muito grande: 100.000 N 1.000.000 

ULSI = altíssima: N 1.000.000

Tecnologia CMOS 

• Composta pela associação de transistores 

• Alta imunidade à ruído 

nMOS 

pMOS 

• Baixa potência dissipada 

•Mais importante tecnologia da atualidade, pois permite o projeto de 

Circuitos Integrados Digitais em escala muito ampla 

VLSI

TRANSISTORES MOS 

• MOS canal N 

TIPO ENRIQUECIMENTO* 

TIPO DEPLEÇÃO 

• MOS canal P 

TIPO ENRIQUECIMENTO* 

TIPO DEPLEÇÃO

1. TRANSISTOR MOS CANAL N ( nMOS ) TIPO 

ENRIQUECIMENTO 

Fonte 

(Source) 

Porta 

(Gate) 

Dreno 

(Drain) 

N+ N+ 

P 

PORTA 

Substrato 

(Bulk) 

FONTE 

SUBSTRATO 

DRENO

• Normalmente o substrato é aterrado 

• Funcionamento como uma chave: 

- Para G= 5V ( “1” ) 

( CHAVE FECHADA ) 

- Para G= 0V ( “0” ) 

( CHAVE ABERTA ) 

S 

S 

G=1 

G=0 

D 

D 

•Característica: 

-Transmite bem o “0” : 

-NÃO transmite bem o “1” : 

0V 

5V 

I 

0V 

4V 

I

2. TRANSISTOR MOS CANAL P ( pMOS ) TIPO 

ENRIQUECIMENTO 

Fonte 

(Source) 

Porta 

(Gate) 

Dreno 

(Drain) 

PORTA 

P+ P+ 

N 

FONTE 

DRENO 

Substrato 

(Bulk) 

SUBSTRATO

• Normalmente o substrato é ligado a “V DD ” 

• Funcionamento como uma chave: 

- Para G= 5V ( “1” ) 

( CHAVE ABERTA ) 

- Para G= 0V ( “0” ) 

( CHAVE FECHADA ) 

S 

S 

G=1 

G=0 

D 

D 

•Característica: 

-Transmite bem o “1” : 

-NÃO transmite bem o “0” : 

5V 

0V 

I 

5V 

1V 

I

G 

CHAVE CMOS 

S 

D 

5V 

I 

0V 

5V 

G 

I 

INVERSOR CMOS 

V DD 

V DD 

V DD 

E 

S 

S=1 

S=0 E S 

E=0 E=1

PORTAS LÓGICAS BÁSICAS 

V DD 

V DD 

B 

B 

S 

A 

S 

A 

A B S 

0 

0 

0 

1 

1 

1 

0 

1 

A B S 

0 

0 

0 

1 

1 

1 

0 

1

PORTA LÓGICA “AND” 

 

PORTA LÓGICA “OR”

Exercícios: 

Preencha o Mapa de Karnaugh das funções abaixo: 

V DD 

V DD 

A 

B 

C 

A 

B 

C 

D 

G 

A 

F 

A 

B 

D 

B 

C 

C 

AB 

C 

0 

00 01 11 10 

AB 

CD 

00 

01 

00 01 11 10 

1 

11 

10 

F=____________________ 

G=____________________

Transistor MOS - Comportamento Elétrico 

• Transistor nMOS 

Porta 

Fonte 

Dreno 

N+ N+ 

I DS 

V DS =cte 

G 

P 

Substrato 

I DS 

D 

I DS 

V Tn 1 V 

(Tensão de Limiar) 

Região 

Triodo 

Região de 

Saturação 

V GS 

V GS2 

V GS1 

V GS2 >V GS1 

V DS 

V GS 

S 

V DS

Transistor NMOSFET 

(Metal-Oxide-Semiconductor Field Effect 

Transistor, canal N, tipo Enriquecimento) 

V DS 

I DS 

D 

Metal 

(condutor) 

V GS 

W 

I DS 

Óxido de porta 

(isolante) 

G 

Porta 

x ox 

V DS 

V GS 

S 

N+ 

Fonte 

L 

P 

N+ 

Dreno 

Substrato 

(ou Corpo)

Transistor - NMOSFET 

Porta 

(G) 

Alumínio 

Fonte 

(S) 

Dreno 

(D) 

Transistor projetado e fabricado na Escola Politécnica da USP 


Equações de I DS =f(V GS , V DS ) de 1 a Ordem 

• Região de Corte: 

I DS =0 

• Região Triodo: 

I 

 

DS n 

V GS V Tn ou V GS -V Tn 0 

0< V DS V GS -V Tn 

 

V 

V 

V V 

 

DS 

GS Tn DS 

 

2 

• Região de Saturação: 

I 

DS 

 

 

2 

2 

0< V GS -V Tn V DS 

V V 

 

GS Tn 

nox 

W 

n 

onde n 

 

2 

x ox L 

Fator de Ganho

Fator de ganho 

nox 

W 

n 

 

x ox L 

Dependentes 

do Processo 

 

 

x 

n 

ox 

ox 

Mobilidade dos elétrons 

Permissividade do óxido 

Espessura do óxido de porta 

Dependentes 

da Geometria 

(lay-out) 

W 

L 

Largura de canal 

Comprimento de canal

• Transistor pMOS 

Porta 

Fonte 

Dreno 

P+ P+ 

-I DS 

-V DS =cte 

N 

V Tp -1 V 

-V GS 

G 

Substrato 

I DS 

D 

V DS 

-I DS 

(Tensão de Limiar) 

Região 

Triodo 

Região de 

Saturação 

-V GS2 

-V GS1 

V GS 

S 

-V DS

• Região de Corte: V GS V Tp ou V GS -V Tp 0 

I DS =0 

• Região Triodo: V GS -V Tp V DS < 0 

I 

 

DS p 

 

 

 

V 

V V V 

DS 

GS Tp DS 

 

2 

• Região de Saturação: V DS V GS -V Tp < 0 

2 

I 

DS 

 

 

 

p 

 

V 

GS 

 

2 

V 

Tp 

 

2

p 

 

 

 

p ox 

x ox 

 

 

 

W 

L 

Fator de ganho 

 

 

 

p 

 

p 

 

2 

Mobilidade 

Tensão de Limiar do Transistor canal P 

V Tp -1 V 

Geometrias 

Normalmente 

n 

das lacunas 

Normalmente simétrico com relação a V Tn 

|V Tp | = V Tn 

Wp 

 

L 

p 

W 

L 

e assim podemos ter p = n 

n 

n 

para compensar o fato de p < n

Inversor CMOS - Comportamento Elétrico 

V E 

G 

G 

V DD 

S 

D 

D 

S 

I SD =-I DS 

I DS 

V S 

Transistor canal p 

•V GS =V E -V DD 

•V DS =V S -V DD 

•I DS =-I SD 

Transistor canal n 

•V GS =V E 

•V DS =V S 

I DSn =-I DSp

V S 

Inversor CMOS 

Metal 

Si-poli 

V DD 

Saída 

SiO 2 

Terra 

N+ P+ P+ N+ N+ P+ 

Si N 

Si P 

G 

V E 

V DD 

S 

D D 

S

Inversor CMOS (USP) 

Inversor CMOS projetado e fabricado na Escola Politécnica da USP 

Tese de Doutorado – João Antonio Martino (1988)

Curva Característica de Transferência 

I DSn =-I DSp 

V S 

V DD 

0,7V DD 

A 

B 

V DD /2 

C 

0,3V DD 

V Tn 

D 

E 

V INV V DD -|V Tp | V DD 

V 

E

V S 

V DD 

A 

1 2 

B 

3 

Regiões Operacionais 

A - 

B - 

nMOS corte 

pMOS triodo 

nMOS saturação 

pMOS triodo 

0,7V DD 

V DD /2 

0,3V DD 

4 

5 

C 

D 

E 

6 

7 8 

C - 

D - 

E - 

nMOS saturação 

pMOS saturação 

nMOS triodo 

pMOS saturação 

nMOS triodo 

pMOS corte 

V Tn 

V INV V DD -|V Tp | V DD 

V 

E

Influência da Relação n / p na Curva Característica 

de Transferência 

V S 

V DD 

V 

INV 

V 

DD 

1 1/16 

16 

 

V 

Tp 

 

1 

n / p 

n 

 

p 

 

V 

n 

 

 

p 

Tn 

 

 

n 

p 

 

x 

 

x 

n 

 

ox 

ox 

ox 

ox 

p 

W 

L 

W 

L 

n 

n 

p 

p 

 

 

 

n 

p 

W 

L 

W 

L 

n 

n 

p 

p 

1,6 

V DD /2 

2,5 

3,4 

V DD 

V E

Margens de Ruído 

V S 

V DD 

MR L 

dV 

dV 

S 

E 

 

1 

MR H 

V IL 

V INV 

V IH 

V DD 

V 

E

MR 

H 

 

V 

Margem de ruído em nível alto: 

V V V V V 

OH 

IH 

DD 

IH 

DD 

INV 

 

0,1 V 

DD 

 

MR 

H 

 

0,9V 

DD 

 

V 

INV 

Margem de ruído em nível baixo: 

MR 

L 

 

V 

IL 

 

V 

OL 

 

V 

IL 

 

0 

 

V 

INV 

 

0,1 V 

DD 

MR 

L 

 

V 

INV 

 

0,1 V 

DD 

A aproximação acima é válida para 2VV INV 3V (maioria das 

aplicações) e garante erro inferior a 10% nesta faixa

Comportamento Dinâmico 

1. Resistências 

L 

R 

X.W 

 

onde : 

X 

R 

FOLHA 

 

R 

 

R 

FOLHA 

. 

L 

W 

X 

L 

W 

Material R FOLHA [ ] 

Alumínio 0,05 

Silicetos 2 

N+ 20 

P+ 50 

Polisilício 30 

Exemplo: POLISILÍCIO 

W= 5m 

L= 100m 

L=100m e W=5 m 

R 

POLI 

100 

30. 600 

5

2.Capacitâncias 

G 

C GD 

D 

Capacitância total 

associada à porta 

C DB 

B 

• CAPACITÂNCIA MOS 

C 

C 

G 

G 

 

 

C 

C 

GS 

 

óxido 

C 

 

GD 

 

x 

ox 

ox 

 

C 

.A 

• CAPACITÂNCIA DE JUNÇÃO (C J ) 

GB 

C GS 

C GB 

S 

onde: 

C DB …… C J Dreno 

C SB …… C J Fonte 

C SB 

Perfil: 

Planta: 

N 

N 

P 

N 

N 

a 

C JP (periférico) 

C JA (área) 

C J = C JA .( área ) + C JP .( perímetro ) 

C J = C JA .( a.b ) + C JP .( 2a + 2b ) 

b

Tempos de Atraso, Subida e Descida de um 

Inversor CMOS 

V DD 

V E 

V DD 

t 

V S 

V E 

C L 

V S 

V DD 

90% 

50% 

t f 

t r 

10% 

t 

tp HL 

tp LH

• tp LH ..tempo entre o sinal na entrada atingir 50% (descendente) e o 

sinal na saída também 50% no sentido ascendente. 

•tp HL ..tempo entre o sinal na entrada atingir 50% (ascendente) e o sinal 

na saída também 50% no sentido descendente. 

• t d … média dos tempos de propagação do sinal lógico; 

• t r …. tempo do sinal na saída subir de 10% a 90% do seu total. 

• t f ….tempo do sinal na saída descer de 90% a 10% do total. 

t 

d 

 

tp 

LH 

 

2 

tp 

HL 

t 

tp r t 

LH tp 

2 

f 

HL 

2 

t 

d 

 

t 

r 

 

4 

t 

f 

t 

r 

4. 

β 

P 

CL 

.V 

DD 

t 

f 

4. 

β 

N 

CL 

.V 

DD

Exercício 1 

Projete um circuito inversor que tenha margem de ruído em nível 

alto de 2,5V e tempo de atraso de 1ns. 

Dados: 

V DD = 5V ;V TN = 1V ; V TP = -1V ; N = 400 [ cm 2 /V.s] ; 

P = 200 [ cm 2 /V.s] ; x ox = 40nm ; ox = 40x10 -14 [F/cm] ; L N = L P ; 

Dimensão mínima= 1 m ; C L =4pF

Exercício 2 

Projete um circuito inversor que tenha margem de ruído em nível 

alto de 2,5V e tempo de subida de 4ns. 

Dados: 

V DD = 5V ;V TN = 1V ; V TP = -1V ; N = 400 [ cm 2 /V.s] ; 

P = 200 [ cm 2 /V.s] ; x ox = 40nm ; ox = 40x10 -14 [F/cm] ; L N = L P ; 

Dimensão mínima= 1 m ; C L =1pF

Inversor Lógico Digital CMOS 

280 m 

V out 

V DD 

PMOSFET 

V DD 

GND 

V in 

V out 

V in 

NMOSFET 

420 m 

V in 

Si-Poli 

V DD 

V out 

GND 

Metal 

N+ P+ P+ N+ N+ P+ 

SiO 2 

(Isolante) 

Si - N 

Si - P

Processo de Fabricação de Circuitos Integrados 

Principais Etapas de Processo: 

Oxidação Térmica 

Deposição de óxido de silício 

Fotogravação 

Corrosão Química 

Difusão de Impurezas 

Implantação Iônica

Sala Limpa (“Cleanroom”)

Oxidação Térmica: 

Objetivo: Obtenção de óxido de silício (SiO 2 ) sobre o silício 

Oxidação Térmica 

SiO 2 

Si p 

• Tempo 

• Temperatura 

Si p 

Lâmina 

• Ambiente 

Si 

 

o 

 

T900 

C 

O SiO 

2 

2 

Funções Principais 

• Mascaramento contra impurezas 

• Dielétrico de porta

Deposição de Óxido de Silício: (C.V.D.) 

Objetivo: Obtenção de óxido de silício (SiO 2 ) sobre o silício 

ou outra superfície qualquer 

Deposição de SiO 2 

SiO 2 

Si p 

Lâmina 

• Tempo 


• Fluxo de Gases 

Si p 

SiH 

500 

o 

C 

O 

SiO 

2H 

4 2 

2 2 

 

Função Principal 

• Mascaramento contra impurezas

Abertura de Janelas : Fotogravação e Corrosão Química 

Objetivo: processo pelo qual retiramos o óxido de silício, 

silício policristalino ou alumínio de certas regiões, 

determinadas pela fotomáscara 

Si p 

Abertura de 

Janelas 

• fotomáscara 

Si p 

Funções Principais 

• No SiO 2 : posterior difusão localizada; 

• No alumínio ou silício policristalino: definição das vias de 

interconexão.

1 - Obtenção da Fotomáscara 

Sucessivas reduções 

Campo claro 

Campo escuro

2 - Aplicação de Fotorresiste na 

lâmina 

3 - Exposição à luz ultravioleta 

4 - Revelação 

5 - Corrosão química 

6 - Remoção do Fotorresiste 

Si p 

SiO 2 

Luz Ultravioleta 

Fotomáscara 

Fotorresiste 

SiO 2 

Si p 

Si p 

Si p

Difusão de Impurezas: 

SiO 2 

Objetivo: introduzir na rede cristalina do Si impurezas 

doadoras (fósforo, arsênio…) ou aceitadoras (boro…) 

Si p 

Concentração 

• Tempo 

Difusão 


• Tipo de dopante 

Si n 

Si p 

Superfície da lâmina 

profundidade 


• criação de uma região com características doadora ou aceitadora

Implantação Iônica: 

SiO 2 

Objetivo: introduzir na rede cristalina do Si impurezas 

doadoras ou aceitadoras por impacto 

Si p 

Concentração 

Superfície da lâmina 

Implantação Iônica 

• Dose 

• Energia 

• Tipo de dopante 


profundidade 

• criação de uma região com características doadora ou aceitadora 

Si n 

Si p 

Perfil de dopantes após o 

recozimento térmico

Processo de Fabricação de Circuitos Integrados CMOS 

Tecnologia CMOS cavidade N de 1,2 m (Foundry ES2) 

1 - Oxidação térmica 

Lâmina de silício tipo p 

2 - Fotogravação e corrosão do SiO 2 

Máscara (NWELL) - Definição das regiões que serão cavidades tipo N 

3 - Implantação Iônica de Fósforo 

1 a máscara 

I/I de Fósforo 

SiO 2 

Si n 

Si p

4 - Remoção total do SiO 2 

5 - Deposição de SiO 2 

6 - Fotogravação e Corrosão do SiO 2 

7 - Oxidação térmica de porta 

Máscara DN 

Máscaras (N+Diffusion e P+Diffusion)- Definição das regiões de difusão tipo N e P 

Máscara 

NW 

Máscara DP 

SiO 2 

Si n 

Si p

8 - Deposição de silício policristalino dopado 

9 - Fotogravação e Corrosão do Silício policristalino 

Máscara (Polysilicon)- Definição do silício policristalino 

Máscara PO 

Máscara 

NW 

Máscara DN 

Máscara DP 

Si-poli 

SiO 2 

Si n 

Si p

10 - Fotogravação do Fotorresiste 

Máscara (P+Diffusion)- Definição das regiões P+ 

11 - Implantação Iônica de Boro 

Transistor pMOS e 

contato com substrato 

Máscara PO 

Máscara 

NW 

Máscara DN 

Máscara DP 

Fotorresiste 

SiO 2 

P+ 

P+ 

P+ 

Si n 

Si p 

12 - Remoção do Fotorresiste

13 - Fotogravação do Fotorresiste 

Máscara (N+Diffusion)- Definição das regiões N+ 

14 - Implantação Iônica de Fósforo 

Transistor nMOS e 

contato com cavidade 

Máscara PO 

Máscara 

NW 

Máscara DN 

Fotorresiste 

Máscara DP 

SiO 2 

N+ P+ P+ N+ N+ P+ 

Si n 

15 - Remoção do Fotorresiste 

Si p

17 - Fotogravação e Corrosão do SiO 2 

Máscara (Contact) - Definição de contatos 

Máscara CO 

Máscara PO 

Máscara 

NW 

Máscara DN 

Máscara DP 

SiO 2 

16 - Deposição de SiO 2 

Si n 

Si p 

N+ P+ P+ N+ N+ P+ 

18 - Deposição de Metal - Alumínio

19 - Fotogravação e Corrosão do Alumínio 

Máscara (Metal ) - Definição do Alumínio 

Máscara ME 

Máscara PO 

Máscara 

NW 

Máscara DN 

Alumínio 

Máscara DP 

SiO 2 

N+ P+ P+ N+ N+ P+ 

Si n 

Si p

Teoria - LSI - USP

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