Skript

Kapitel 5 Analoge Schaltungstechnik Integrierte Schaltungen II 

5 Integrierte Schaltungstechnik 

Elektronische und insbesondere integrierte Schaltungen dienen der Verarbeitung elektrischer 

Signale. 

Grobe Klassifizierung: 

Analoge Signale - Analoge Schaltungstechnik 

• Elektrische Signalgröße nimmt beliebigen Wert zwischen Maximal- und Minimalwert an 

V i(t) 

V max 

V min 

Abbildung 5.1: Verlauf einer kontinuierlichen Zeitfunktion 

• im allgemeinen : kontiniuierliche Zeitfunktion 

Digitale Signale - Digitale Schaltungstechnik 

• Es werden diskrete Zustände der Signalgröße definiert 

V i 

VDD ViH V iL 

 

 

 

 

Abbildung 5.2: Kenngrößen digitaler Signale 

0 

Z i = H (1) für v i > v iH 

Z i = L (0) für v i < v iL 

• Übergang der Signalgröße zwischen den Signalzuständen erfolgt möglichst schnell 

⇒ wird nicht als Signalzustand betrachtet 

Prof. Dr.-Ing. R. Laur - 100 - 

ITEM 

t


V i(t) 

V iH 

V iL 

Z i(t) 

1 

0 

Abbildung 5.3: Übergang analoger auf digitale Signale 

• Analoge Signale werden mit A/D-Umsetzern in digitale Signale gewandelt 

Abbildung 5.4: A/D-Umsetzer 

V e 

• Digitale Signale werden mit D/A-Umsetzern in analoge Signale gewandelt 

Abbildung 5.5: D/A-Umsetzer 

X e 

A 

D 

• Zunehmende Bedeutung gemischter Schaltungen insbesondere im Bereich der Mikrosystemtechnik 

⇒ analoge Signalverarbeitung 

⇒ digitale Signalverarbeitung 


ITEM 

D 

A 

X a 

V a 

t 

t


5.1 Transistor - Grundschaltungen 

Anschlüsse: Emitter (E), Basis (B), Collector (C) 

6 grundsätzliche Zuordnungen der Anschlüsse zu den Signalklemmen => lediglich drei mit 

technischem Nutzen. 

v I 

i B 

i E 

i C 

Emitter-Grundschaltung 

v O 

v I 

i B iE 

i E 

v I v O 

i C 

Kollektor-Grundschaltung 

Abbildung 5.6: Grundschaltungen des Bipolar-Transistors 

i B 

i C 

Basis-Grundschaltung 

Da beim MOS-Transistor der Substrat- oder Bulkanschluß in der Regel nicht als Signalklemme 

genutzt wird, ergeben sich entsprechend: 

• Source-Grundschaltung 

• Gate-Grundschaltung 

• Drain-Grundschaltung 

5.2 Gleichstrom - Arbeitspunkt 

Der Transistor wird in einem definierten Arbeitspunkt betrieben. Kenngrößen in Emitterschaltung: 

VBE, VCE (eingeprägte Größen) 

IB, IC 

Diesen Gleichströmen bzw. -spannungen werden die zeitabhängigen Signalströme bzw. - 

spannungen überlagert: 

vBE(t), vCE(t), 

iB(t), iC(t). 

In integrierten Schaltungen steht zumeist nur eine Versorgungsquelle zur Verfügung. Diese 

muß zur Einstellung des Arbeitspunktes verwendet werden. 


ITEM 

v O


Einstellung des Basisstroms über Basiswiderstand 

R B 

VBE 

I B 

I C 

R C 

I E 

V CE 

V O 

V CC 

Abbildung 5.7: Einstellung des Gleichstromarbeitspunktes durch Basiswiderstand 

Vorwärts-Aktiver Bereich: 

R 

B 

IC ≈ β F ⋅IB R 

C 

VCC −VBEVCC−0.7V = ≈ (5.1) 

I I 

B B 

V −V V −V 

= ≈ 

I β ⋅ IB 

CC CE CC CE 

C F 

Arbeitspunkteinstellung durch Basis-Spannungsteiler 

R 1 

V B 

R 2 

I Q 

I B 

Abbildung 5.8: Einstellung des Gleichstromarbeitspunktes mit Basis-Spannungsteiler 

V BE 

V CC 

IC = β ⋅IB ( β 1) 

R C 

I C 

I E 

R E 

V O 

V CE 

I = I + I = + ⋅I ≈ I 

E C B F B 


ITEM 

C 

(5.2) 

(5.3) 

(5.4)


VB = VBE + IE ⋅RE ≈ 0.7V 

+ IC ⋅RE V ≈V − I R + R 

CE CC C C E 

Belasteter Spannungsteiler: IQ = KIB mit K = 3...10 

VB 

R2 

= 

K⋅IB 07 . V + IC ⋅RE 

07 . V + I 

≈ 

= 

K⋅I I 

B 

C 

β 

⋅R 

R 

1 

( 

VCC −VB 

= 

K I 

( + 1) 

5.3 Kleinsignalverhalten 

Signalgrößen


Einfaches quasistationäres Ersatzschaltbild nach Ebers-Moll im vorwärts-aktiven Bereich 

v BE 

i B 

g BE 

gm v BE 

Abbildung 5.9: Einfaches quasistationäres Ersatzschaltbild des NPN-Transistors 

Die Kenngrößen des Kleinsignalersatzbildes lauten: 

∂IB 

gBE 

= 

∂V 

I B 

Ap ≈ 

V 

Differentieller Eingangsleitwert 

g 

g 

m 

CE 

BE 

T 

∂IC 

IC 

= | AP ≈ 

Transkonduktanz 

∂V 

V 

BE 

T 

∂IC 

I 

= Ap ≈ 

∂V 

V 

CE 

C 

eaf 

i B 

gm⋅ vBE = gm⋅ 

≈β ⋅i 

g 

BE 

F B 

g CE 

Differentieller Ausgangsleitwert 

Vorwärts-aktiver-Betrieb, vereinfachtes Ebers-Moll Ersatzschaltbild 

I B 

VBE βF⋅IB Abbildung 5.10: Vereinfachtes Ebers-Moll-Ersatzschaltbild im vorwärts-aktiven Betrieb 

V ⎛ BE ⎞ 

⎛ 

VT 

IB ≈ ( 1−αF) I ⎜ 

ES⎜ 

e −1 

⎟ 

≈ ( 1−αF) 

I ⎜ 

ES⎜ 

e 

⎝ ⎠ 

⎝ 

αF 

IC = β ⋅ IB = ( 1 −αF) IES ⋅e 

1− 

α 

g 

BE 

F 

V 

V 

1 ∂IB 

1 

⎛ 

= ≈ ≈ ⋅( 1−α 

F) ⋅IES ⋅⎜e 

rBE 

∂VBE 

V 

⎜ 

T 

⎝ 

BE 

T 

V 

V 

BE 

T 

⎞ 

⎟ 

⎠ 

⎞ 

⎟ 

I 

⎟ 

⎠ V 

= 

VBE 

V B 

Berücksichtigung des endlichen Ausgangsleitwertes: ⇒ Early-Effekt 


ITEM 

T 

T 

I C 

i C 

V CE 

v CE


-Veaf 

Abbildung 5.11: Early-Effekt 

Unter Berücksichtigung des Early-Effektes ergibt sich: 

⎛ V 

IC = I'C⋅ ( 1+ ⋅ VCE) = I'C⋅ 

⎜ 

⎜1+ 

⎝ V 

λ 

CE 

eaf 

⎞ 

⎟ 

⎠ 

IC' 

IC 

dIC 

I 

⇒ gCE 

= ≈ 

dV V 

Vollständiges π-Ersatzschalbild für höhere Frequenzen 

Für höhere Frequenzen ergibt sich nachfolgendes Ersatzschaltbild: 

v BE 

r B 

B B' C' 

C 

g BE 

v' BE 

C BE 

C BC 

r BC 

CE 

g mv' BE 

Abbildung 5.12: Vollständiges π-Ersatzschaltbild für höhere Frequenzen 

CBC: Sperrschichtkapazität 

CBE: Sperrschicht- und Diffusionskapazität 

rB, rC: Bahnwiderstände 

rBC: Rückwirkungswiderstand 

Vereinfachtes π-Ersatzschalbild für mittlere Frequenzen 

v BE 

i B 

C BC 

C 

eaf 

g CE 

r C 

VCE 

g C g BE BE 

mvBE gCE 

Abbildung 5.13: Vereinfachtes π-Ersatzschaltbild für mittlere Frequenzen 


ITEM 

i C 

i C 

v CE 

v CE


Frequenzgang der Kleinsignal-Stromverstärkung 

βF 

0 

Näherung: Tiefpaßverhalten mit β F = 

ω 

1+ 

j 

mit 3dB Grenzfrequenz mit 

ωβ : ( ω ) 

ω β 

! 

β F β = 

Bei ausgangsseitigem Kurzschluß ergibt sich 

mit: 

i ≈ g ⋅v − jω C ⋅v ≈ g ⋅v 

C m BE BC BE m BE 

( ( ) ) 

iB ≈ gBE + jωCBE + CBC vBE 

β 

F 

iC 

gm 

= ≈ 

i g + jωC + C 

B 

( ) 

BE BE BC 

βF 

0 βF 

0 

= 

= 

ω 

ω 

1+ j 

1+ 

j 

⎛ g 

ω BE ⎞ 

β 

⎜ ⎟ 

⎝ C + C ⎠ 

g 

BE BC 

BE 

ω β ≈ ; βF 0 

CBE 

+ CBC 

= 

Definition: Transitfrequenz 

g 

g 

m 

BE 

β 

F 0 

2 

gm 

gBE 

= 

⎛ C + C 

1+ 

jω⎜ 

⎝ g 

BE BC 

Die Frequenz, bei der die Kleinsignal-Stromverstärkung auf 1 absinkt, wird als Transitfrequenz 

bezeichnet. 

( ) 

! 

βF ωT = 1 , wobei gBE


( ) 

β ω 

F T 

! 

= 1 ≈ 

ω 

g 

m 

( C + C ) 

T BE BC 

g BE 

ωT ≈ β F 0 ⋅ = β F 0 ⋅ω 

C + C 

BE 

BC 

β 

Verstärkungs-Bandbreiteprodukt 

Da die Kapazitäten von Transistorflächen abhängig sind, lassen sich hohe Bandbreiten nur 

mit möglichst kleinen Transistorflächen erzielen. 

log f T 

Abbildung 5.15: Stromabhängigkeit der Transitfrequenz 

⇒ Optimale Bandbreite für maximales fT 

log I C 

Grund für verringertes fT bei niedrigen und hohen Strömen: Abfall von β (siehe Gummel- 

Poon-Modell 

5.3.2 Kleinsignalersatzschaltbild des MOSFET in Sättigung 

Die Kenngrößen des Kleinsignalersatzbildes des MOS-Transistors in Sättigung lauten: 

β 

2 

ID ≈ ⋅( VGS −VTS 

) 

Drainstrom in Sättigung 

2 

( 

VTS = VT0+ γ VSB+ 

2ΦF− 2Φ 

F ) Schwellenspannung mit Substratsteuereffekt 

Der Eingangsleitwert kann bei der Kleinsignalbetrachtung aufgrund der Isolation des Gates 

vernachlässigt werden. 

g 

g 

m 

DS 

∂ID 

2I 

D 

= ≈β( VGS −VTS ) ≈ ≈ 2 ⋅β⋅IDTranskonduktanz ∂V 

V −V 

GS 

I 

= 

V 

∂ 

∂ 

D 

DS 

GS TS 

Differentieller Ausgangsleitwert 

Betrachtung der Kanallängenverkürzung: 

⎛ V 

ID = ID′ ( 1+ λVDS) = ID' 

⋅ ⎜ 

⎜1+ 

⎝ V 

=> g 

DS 

∂I 

D I 

= ≈ λ I D = 

∂V 

V 

DS 

D 

eaf 

DS 

eaf 

⎞ 

⎟ 

⎠ 


ITEM


Substratsteuereffekt: 

g 

mb 

∂I 

= 

∂V 

= β 

= β 

= g 

= g 

( V −V 

) 

( V −V 

) 

m 

m 

D 

BS 

⋅ 

GS 

GS 

⋅ χ 

TS 

TS 

γ 

⎛ ∂V 

⎜ 

⎜− 

⎝ ∂V 

∂VTS 

∂V 

SB 

+ 2Φ 

TS 

BS 

⎞ 

⎟ 

⎠ 

, mit χ = 

2 

2 VSB 

F 

VSB 

γ 

+ 2Φ 

Das Substrat steuert ebenso wie das Gate den Kanalstrom. Dieser Effekt wird Back-Gate- 

Effekt genannt. Der Steuer-Leitwert gmb ist um den Faktor χ kleiner als gm. 

g = χ ⋅g 

mb m 

typische Werte: γ ≈03 . V, Φ ≈13 

. V 

Tabelle 5.1: Back-Gate-Effekt 

2 F 

VSB 0V 3V 5V 

χ 0.13 0.07 0.06 

Das vollständige Kleinsignalersatzschaltbild des MOSFET in Sättgung ergibt sich daher zu: 

G 

S 

v GS 

i G 

C SB 

C GS 

C GD 

B 

C DB 

g mv GS 

F 

g mbv BS 

Abbildung 5.16: Kleinsignalersatzbild des MOSFET in Sättigung 


ITEM 

g DS 

i D 

D 

v DS


Grenzfrequenz des MOS-Transistors 

Unter Vernachlässigung von gmb, CDB, CSB, gDS ergibt sich: 

ω T 

ω 

T 

gm 

≈ 

C + C 

GS GD 

= 

g 

C 

m 

OX 

W 

mit gm = β ⋅( VGS −VTS) 

und β = ⋅µ ⋅ COX ′ und COX = W⋅L⋅ COX 

′ ist 

L 

µ C 

W 

⋅ ′ ⋅ − 

= 

L 

C′ ⋅W⋅L ( V −V 

) 

( V V ) 

OX GS TS 

OX 

µ GS TS 1 

= 2 ~ 2 

L L 

Optimale Grenzfrequenz für kurze Transistoren. 

5.4 Einfache bipolare Kleinsignal - Verstärkerschaltungen 

5.4.1 Emitter - Grundschaltung 

Beispiel: - Einstellung des Basisstroms über Basiswiderstand RB 

- Kapazitive Ein- /Auskopplung der Signale über Ci, Co 

C i 

Abbildung 5.17: Emitter-Grundschaltung 

vi 

R B 

VCC 

Kapazitive Kopplung ist nur in diskreter Schaltungstechnik wegen flächenaufwendiger 

Kapazitäten möglich. Direkte Kopplung der Stufen in integrierter Schaltungstechnik. 


ITEM 

R C 

CO 

vo


V BE'+v i 

V CC 

R C 

V CE'+v o 

Abbildung 5.18: Symbolische Darstellung der Arbeitspunkteinstellung über die Basis- 

Emitter-Spannung 

v gBE vBE gmvBE rCE i RC vo Abbildung 5.19: Kleinsignal-Ersatzschaltung der Emitterschaltung für niedrige Frequenzen 

Für niedrige Frequenzen gilt: 

( ) ( ) 

vo =−gm⋅vBE ⋅ RC|| rCE =−gm RC|| rCE 

⋅vi 

vo 

AV 

= = − gm( RC|| rCE) 

v 

i 

In der Regel gilt rCE >> RC. Daraus resultiert die Kleinsignal-Spannungsverstärkung 

IC 

AV ≈ −g 

m ⋅ RC 

≈ − ⋅ RC 

v 

Abschätzung: 

V 

CE 

V 

≈ 

2 

CC 

T 

, I 

C 

VCC 

≈ 

2⋅ 

R 

C 

, A 

V 

V 

≈ − 

2v 

Für VCC = 5V ⇒ AV ≈ -100 (das negative Vorzeichen bedeutet eine Phasendrehung um 180°) 

Eingangswiderstand: r 

i 

= 

g 

1 => einige kΩ 

Ausgangswiderstand: ro = RC|| rCE ≈ RC 

=> einige kΩ 

BE 

CC 


ITEM 

T


v i 

r i 

Abbildung 5.20: Ersatzschaltung der Verstärkerstufe als spannungsgesteuerte Spannungsquelle 

Frequenzverhalten, Miller-Kapazität 

v i 

gBE 

iCBC 

CBE 

CBC 

A Vv i 

r o 

AVv i 

Abbildung 5.21: Kleinsignal-Ersatzschaltbild für mittlere Frequenzen 

|AV| >> 1; AV < 0 

( | | v ) 

i = jω⋅C ⋅ v + A ⋅ 

≈ jω⋅C ⋅| A | ⋅v 

CBC BC i V i 

Miller-Kapazität 

CM = AV ⋅CBC BC V i 

CBC belastet den Eingang mit CM gang geliefert werden muß. 

= AV ⋅CBC zusätzlich zu CBE, da dieser Strom vom Ein- 

Miller-Effekt (bewirkt eine Reduzierung der Grenzfrequenz) 

v i 

r i 

C BE+C M 

A Vv i 

Abbildung 5.22: Kleinsignal-Ersatzschaltbild mit Miller-Kapazität 


ITEM 

r o 

r o 

v o 

v o 

v o


5.4.2 Kollektor - Grundschaltung, Emitterfolger 

V B'+v i 

V BE 

V CC 

Abbildung 5.23: Kollektor-Grundschaltung, Emitterfolger 

R E 

V E'+v o 

Qualitative Überlegung: 

Bei leitendem Basis-Emitter-Übergang ist die Spannung V BE ≈ 07 . ... 08 . V näherungsweise 

konstant. 

Daraus folgt: 

v ≈ v , A ≈1 

o i V 

Ausgangssignal am Emitter "folgt" dem Eingangssignal an der Basis. Die Kollektor- 

Schaltung wird daher auch als Emitterfolger bezeichnet. 

v i 

i B 

g BE 

v BE 

R E 

g mv BE 

Abbildung 5.24: Kleinsignal-Ersatzschaltbild des Emitterfolgers 

v 

BE 

i 

= 

g 

B 

BE 

iB 

gm⋅ vBE = βF ⋅gBE ⋅ = β ⋅i 

g 

BE 

( β 1) 

( || ) 

( β 1) 

( ) ( 

F B 

vo = F + iB RE rCE 

= + ⋅ v −v g ⋅ R || r ) 

F i o BE E 

CE 


ITEM 

r CE 

v o


A 

V 

( βF 

+ 1) 

gBE( RE|| rCE) 

( β ) g ( R r ) 

vo 

= = 

v 1+ + 1 ⋅ ⋅ 

i 

|| E 

F BE E C 

In der Regel gilt: rCE >> RE, βF >> 1 

A 

V 

1 

≈ 

1 

1+ 

β ⋅R ⋅g 

F E BE 

Beispiel: IC = 1mA, RE = 0.5kΩ, βF = 100 

g 

BE 

IC 

≈ 

β ⋅V 

F T 

AV ≈095 . ≈1 

≈ 04 . mS 

In der Regel gilt: AV ≈ 1, AV < 1 ⇒ Ein- und Ausgangssignal des Emitterfolgers liegen in 

Phase 

Eingangswiderstand: 

( ) ( ) 

iB = vi −vo ⋅ gBE = vi − AV ⋅vi ⋅gBE mit rCE >> RE ergibt sich: 

1 

iB ≈ vi⋅gBE − 

1 

1+ 

β ⋅g ⋅R 

r 

i 

F BE E 

⎡ ⎛ 1 

≈ ⎢1−⎜1− 

⎣ ⎝ β ⋅g ⋅R 

vi 

= 

β ⋅ R 

F E 

F BE E 

⋅v ⋅g 

⎞⎤ 

⎟⎥ 

⋅v ⋅g 

⎠⎦ 

i BE 

i BE 

vi 

= ≈ βF ⋅RE 

=> extrem hoher Eingangswiderstand 

i 

B 

Beispiel: βF = 100, RE = 0.5kΩ 

=> ri ≈ 50kΩ 

; 1 

≈1− x, wenn x


Ausgangswiderstand 

Signalquelle mit Innenwiderstand RS am Eingang. 

R S 

i B 

r BE 

R E 

ßF i B 

Abbildung 5.25: Bestimmung des Ausgangswiderstands des Emitterfolgers 

i 

B 

vo 

=− 

RS + rbe 

( β 1) 

v 

v 

o F + ⋅ o vo 

io =− ( βF 

+ 1) 

⋅ iB 

+ = 

+ 

R || r R + r R || r 

( + ) 

E CE 

i β o F 1 1 

= + = g 

v R + r R || r 

r 

o 

o 

S BE E CE 

vo 

1 R + r 

= = = 

i g β + 1 

mit rCE >> RE, βF >> 1: 

r 

o 

o 

R + r 

≈ 

β 

0 

S BE 

F 

|| R 

E 

S BE 

F 

0 

( R r ) 

|| || 

E CE 

S BE 

E CE 

Unter der Voraussetzung einer niederohmigen Signalquelle (RS


Stromverstärkung 

Zur Bestimmung der Stromverstärkung wird das Kleinsignal-Ersatzschaltbild bei ausgangsseitigem 

Kurzschluß betrachtet. 

i i 

gBE 

RE 

βF ⋅iB 

Abbildung 5.26: Kleinsignal-Ersatzschaltbild zur Bestimmung der Stromverstärkung 

( β 1 ) 

i =− + ⋅i 

o F 

A 

I 

i 

io 

= = − ( βF + 1) ≈ −β 

F => hohe Stromverstärkung 

i 

i 

5.4.3 Basis - Grundschaltung 

E 

VEB'+v i 

Abbildung 5.27: Basis-Grundschaltung 

=> mittlere Leistungsverstärkung 

Kleinsignalrechnung mit entsprechenden Abschätzungen ergibt: 

AV ≈ gm⋅RC 1 

ri 

≈ 

gm 

r ≈ R 

o C 

Eigenschaften der Basis-Schaltung: 

Hohe Spannungsverstärkung (100 . . . 200) 

Hoher Ausgangswiderstand ( . . . KΩ) 

B 

V CC 

R C 

C 

i o 

rCE 

VCB'+v o 


ITEM


Sehr niedriger Eingangswiderstand ( . . . Ω) 

Die Basisschaltung ist wegen ihrer hohen Bandbreite besonders für Hochfrequenzanforderungen 

geeignet. 

Höhere Verstärkungen lassen sich durch mehrstufige Verstärkerschaltungen erzielen. Da in 

intergrierten Schaltungen keine kapazitiven Kopplungen zwischen den einzelnen 

Verstärkerstufen möglich sind, ergibt sich das Problem der Einstellung des Arbeitspunktes. 

5.4.4 Kaskadenschaltung 

Die Kaskadenschaltung besteht aus jeweils einem npn- und einem pnp-Verstärker in Emitterschaltung. 

Das Ausgangssignal des npn-Verstärkers dient als Eingangssignal des pnp- 

Verstärkers. 

Abbildung 5.28: Kaskadenschaltung 

T1 

RC1 

VCC 

VBE1'+vi RC2 VC2'+vo Für die Spannungsverstärkung der Kaskadenschaltung ergibt sich unter der Bedingung, daß: 

r >> R 

BE2 C1 

A = g ⋅R ⋅g ⋅R 

V m1 C1 m2 

C2 

Ein- und Ausgangssignal der Kaskadenschaltung befinden sich in Phase. 

5.4.5 Darlington - Schaltung 

V B1'+v i 

Abbildung 5.29: NPN-Darlington-Stufe 

I B' 

T 1 

I C1 

I E1=I B2 

T 2 

V CC 

R C 

I C' 

I C2 

I E' 

T 2 

V CE2'+v o 


ITEM


Beide Transistoren können zusammen als ein Transistor aufgefaßt werden, der als Darlington-Transistor 

bezeichnet wird. 

B' 

I B'=I B1 

Abbildung 5.30: Darlington-Transistor 

I C1 

I E1=I B2 

Großsignalverhalten der Darlington-Schaltung 

VB'E' = VBE1+ VBE2 

≈14V 

. ⇒ ≈2⋅VBE von einstufigen Verstärkern 

I ≈ β ⋅ I′ 

C1 1 B 

( ) IB IB β 

( ) 

( 1) 

I = I ≈ + ⋅ ′ 

B2 E1 

1 1 

I ≈ β ⋅I ≈ β ⋅ β + ⋅ ′ 

C2 2 B2 

2 1 1 

[ ] 

I′ = I + I ≈ β + β β + ⋅ I′ ≈β ⋅β ⋅ I′ 

mit β ≈ 100 

C C1 C2 1 2 1 B 1 2 

IC B 

′ ≈ β ′ ⋅ I′ 

, mit β′ ≈ β1⋅β2 Der Darlington-Transistor entspricht einem Transistor mit hoher Stromverstärkung 

Kleinsignalverhalten 

ic'≈ β ′ ⋅iB' 

1 IC 

' I B' 

gBE 

'≈ 

⋅ = 

2⋅ β ′ V 2⋅V 

g 

m 

IC 

' 

'≈ 

2⋅V 

T 

T 

T 

B 

C' 

I C' 

I C2 

I E' 

E' 

β1⋅β2 gCE '≈ ⋅gCE 

3 

2 

2 

Die Spannungsverstärkung der Darlington-Schaltung entspricht der Emitter-Grundschaltung: 

A ≈−g ' ⋅ 

V m 

R C 


ITEM


5.4.6 PNP - Darlington - Transistor 

In bipolaren Schaltungen sind PNP-Transistoren lediglich als laterale Transistoren mit niedriger 

Stromverstärkung zu realisieren. Die nachfolgende Darlington-Schaltung verhält sich wie 

ein PNP-Transistor mit hoher Stromverstärkung 

Abbildung 5.31: PNP-Darlington-Transistor 

I = I ≈ β ⋅ I′ 

CP BN P B 

C′ ≈ βN ⋅ BN ≈βN ⋅ β PIB′ 

I I 

I B 

B' 

IC′ = β' ⋅ ′ mit β'≈ β ⋅β 

N P 

IB' 

IEP 

ICP=IBN 

5.5 Einfache Kleinsignal - Verstärkerschaltungen in MOS - Technik 

Prinzipiell ergeben sich in der MOS-Technik wie bei den bipolaren Transistoren 3 

Grundschaltungen mit entsprechenden Schaltungen. 

5.5.1 Source - Grundschaltung 

Die Funktionsweise der Source-Schaltung entspricht der der Emitterschaltung in Bipolar- 

Technologie. 

V GS'+v i 

Abbildung 5.32: Source-Grundschaltung 

V B' 

V CC 

R D 

E' 

IE' 

ICN 

I C' 

C' 

V D'+v o 


ITEM


v i 

vGS gmVGS rDS RD Abbildung 5.33: Kleinsignal-Ersatzschaltung der Source-Schaltung 

( ) 

AV =−gm⋅RD|| rDS ≈−gm⋅RD mit ri →∞ ergibt sich der Ausgangswiderstand zu 

r = r || R ≈ R 

o DS D 

D 

Beim Vergleich mit der bipolaren Schaltung zeigt sich, daß die Verstärkung erheblich geringer 

ist. 

IC 

Bipolar: gm 

≈ 

V 

MOS: g ≈ 2⋅β ⋅I 

T 

m D 

Beispiel: ID = IC = 1mA 

W 

= 1; L 

A 

′ = 90 2; V 

A 

= ⋅ ′ = 90 2 

V 

W µ 

β 

µ 

β β 

L 

1mA 

gmBip 

( ) ≈ ≈400 

mS 

26mV 

µ A 

gm( 

MOS) 

≈ 290 ⋅ 2 ⋅1mA ≈04 

. mS 

V 

Für hohe Verstärkungen sind hohe Widerstandswerte für den Drain-Widerstand erforderlich. 

Diese lassen sich jedoch nicht oder nur mit erheblichem Platzaufwand realisieren. Der Drain- 

Widerstand wird in der integrierten Schaltungstechnik durch aktive Lastschaltungen ersetzt. 

5.5.2 Source - Schaltung mit Enhancement - Last 

VGS = VDS 

VCC 

ID 

VB VDS 

ID 

VTS 

a) b) 

Abbildung 5.34: a) Enhancement Lasttransistor, b) Übergangskennlinie 


ITEM 

VDS 

v o


VDS = VGS < VTS : ID= 

0 

V ≥V −V : I 

β 

≈ V 

2 

−V 

( ) 

DS GS TS D DS TS 

v i+V GS1' 

2 

Transistor in Sättigung 

T 2 

T 1 

V CC 

Abbildung 5.35: Source-Schaltung mit Enhancement-Last 

Übertragungscharakteristik, Großsignalverhalten 

V 0 

VCC 

VCC-VT2 

I II III 

VT1 

v o+V DS1' 

Abbildung 5.36: Übertragungscharakteristik der Source-Schaltung mit Enhancement-Last 

Die Übertragungscharakteristik Vo=VDS1 = f(Vi=VGS1) läßt sich in drei Arbeitsbereiche unterteilen. 

I: T2 gesättigt, T1 ist gesperrt, da Vi < VT1 

T2 liefert lediglich geringen Sperrstrom 

VDS2 = VT2 : Vo = VCC - VT2 

II: T2 gesättigt, T1 ist leitfähig und in Sättigung, da Vi > VT1 und Vo > Vi - VT1 

näherungsweise lineare Übertragungscharakteristik 


ITEM 

Vi


III: T2 gesättigt, T1 im Triodenbereich, da Vi > VT1 und Vo < Vi - VT1 

Mit den vereinfachenden Voraussetzungen r DS ≈ oo und γ ≈ 0 (kein Substratsteuereffekt) 

kann folgendes Kleinsignalersatzschaltbild angenommen werden: 

VGS2 

gm2 v GS2 

vGS1 = vi vo 

gm1 v i 

Abbildung 5.37: Kleinsignalersatzschaltbild der Source-Schaltung mit Enhancement-Last in 

Bereich II 

vgs2 vo 

=− 

− g ⋅ v = g ⋅v 

A 

V 

m2 o m1 

i 

v 

= 

v 

o 

i 

g 

= − 

g 

m1 

m2 

= − 

2β1I 

2β 

I 

2 

D 

D 

= − 

( W ) L 1 

( W ) 2 

L 

Daraus resultiert die Forderung, daß T1 möglichst kurz und weit und T2 möglichst lang und 

schmal sein sollen, um eine hohe Spannungsverstärkung zu erhalten. 

Beispiel: ( ) 

W L 1 

= 30 , ( W 

L) 2 

1 

= => AV = 30 

30 

5.5.3 Source-Schaltung mit Depletion-Last 

G 

D 

S 

ID 

VT = VDSAT 

a) b) 

Abbildung 5.38: a) Depletion-Lasttransistor, b) Übergangskennlinie 


ITEM 

VDS


v i+V GS1' 

Abbildung 5.39: Source-Schaltung mit Depletion-Last 

Übertragungscharakteristik, Großsignalverhalten 

VO VCC T2 

T1 

VCC 

I II III IV 

vo+VDS1' 

Abbildung 5.40: Übertragungscharakteristik der Source-Schaltung mit Depletion-Last 

I: Vi < VT1 

T1 gesperrt, ID = 0, kein Spannungsabfall über T2, 

⇒ Vo ≈ VCC 

II: Vi > VT1, Vo > VCC - |VT2| 

T1 ist leitfähig und in Sättigung, T2 ist leitfähig und im Triodengebiet 

⇒ Übertragungscharakteristik stark nichtlinear 

III: Vo < (VCC -|VT2|), Vo > (Vi - VT1) beide Transistoren leitfähig und in Sättigung 

⇒ lineare Übertragungscharakteristik (Verstärkerbereich) 

IV: Vo < (Vi - VT1) 

beide Transistoren leitfähig, T2 in Sättigung, T1 in Triodenbereich 


ITEM 

V i


v gs1 = v i 

g DS2 

Abbildung 5.41: Kleinsignal-Ersatzschaltbild der Source-Schaltung mit Depletion-Last in 

Bereich III 

g m1 v i 

Bestimmung der Kleinsignal-Spannungsverstärkung in Bereich III: 

v gs2 

v 

o 

A 

V 

= 0 

gm1 

=− 

g + g 

DS1 DS 2 

⋅ v 

vo 

gm1 

= = − 

v g + g 

i 

DS1 DS 2 

i 

W µ A 

′ 

L 

2 D λ 

1 

V 

−1 

Beispiel: ( ) = 20, 

β = 90 , I = 1mA, 

= 0, 

01V 

5.5.4 Source - Schaltung mit Stromquellen - Last 

V GSP' 

Abbildung 5.42: PMOS-Stromquelle 

VCC 

I q 

MP 

g DS1 

⇒ AV 

VDSP 

≈ −95 

An das Gate des PMOS-Transistors wird die Spannung V GSP ′ = const angelegt; für 

VGSP ′ < VTP< 

0 ist MP 

leitfähig und für VDSP < V GSP ′ −VTP ist Mp 

gesättigt. 


ITEM 

v o


IQ 

I' 

Iq * 

|VGSP-VTP ' | 

Abbildung 5.43: Ausgangskennlinienfeld der PMOS-Stromquelle 

* 

Im Arbeitspunkt Q verhält sich der PMOS-Transistor wie eine ideale Stromquelle Iq mit parallelem 

Leitwert g . DSP 

VCC 

Iq 

gDSP 

Abbildung 5.44: Ersatzschaltbild der PMOS-Stromquelle 

I q * 

CMOS-Verstärker mit Stromquellen-Last 

Kein Backgate Einfluß, da VSBN und VSBP vom Signal unbeeinflußt sind. 

V' GS2 

V' GS1+v i 

Abbildung 5.45: CMOS-Verstärker mit Stromquellen-Last 

VCC 

T2 

T 1 

Q 

V'DS1+vo 


ITEM 

|VDSP|


V0 

V CC 

VCC-|VT2 | 

I II III IV 

VT1 

Verstärkerbereich 

Abbildung 5.46: Übertragungscharakteristik des CMOS-Verstärkers mit Stromquellen-Last 

I: Vi < VT1 ⇒ T1 ist gesperrt 

Vo > (VCC - |VT2|) ⇒ T2 ist leitfähig und im Triodenbereich 

Vo ≈ VCC 

II: Vi > VT1, Vo > (VCC - |VT2|) ⇒ T1 ist leitfähig und in Sättigung 

T2 ist leitfähig und im Triodenbereich 

⇒ stark nichtlineare Charakteristik 

IIII: Vo < (VCC -|VT2|), Vo > (Vi - VT1) ⇒ beide Transistoren sind leitfähig und in Sättigung 

⇒ Verstärkerbereich 

IV: Vo < (VCC -|VT2|), Vo > (Vi - VT1) ⇒ beide Transistoren leitfähig, T2 ist in Sättigung, T1 im 

Trodenbereich 

gDS2 

vi 

gm1 v gDS1 

vo 

i 

Abbildung 5.47: Kleinsignal-Ersatzschaltbild in Bereich III (beide Transistoren in Sättigung) 

Kleinsignal-Ersatzschaltbild im Bereich III 

vo 

=− 

g 

gm1⋅vi + g 

A 

Wegen: 

V 

DS1 DS 2 

gm1 

=− 

g + g 

DS1 DS 2 


ITEM 

Vi


g 

m 

2I 

D 

≈ 

V −V 

GS T 

gDS ≈λ ⋅ID 

AV 

≈− 

V 

2⋅ I D 

−V ⋅λ⋅I ~ − 

1 

I 

⇒ AV 

~ 

1 

I 

( ) 

GS T D D 

Spannungsrückwirkung für einen typischen CMOS-Verstärker 

log|A V | 

10 3 

10 2 

10 -7 

D 

Sub-Threshold-Bereich 

10 -5 10 -3 

log(I D/A) 

Abbildung 5.48: Spannungsrückwirkung eines typischen CMOS-Verstärkers 

5.5.5 Source - Folger 

Die Funktionsweise des Sourcefolgers entspricht der des Emitterfolgers in Bipolar- 

Technologie. 

Beispiel: Source-Folger mit Stromquelle als Last 

V G'+v i 

V CC 

Abbildung 5.49: Source-Folger mit Stromquellen-Last 

I0' 

gQ 

VS'+vo 

Bei dieser Betrachtung wird der Back-Gate-Einfluß vernachlässigt. Ferner muß, da es sich um 

eine Kleinsignalbetrachtung handelt, die Ruhestromquelle I0 

' nicht berücksichtigt werden. 


ITEM


v i 

v GS gmvGS gDS 

Abbildung 5.50: Kleinsignal-Ersatzschaltbild des Source-Folgers mit Stromquellen-Last 

v = v − v 

v 

GS 

o 

A 

V 

i 

o 

gm⋅vGS = 

g + g 

DS Q 

gm 

= 

g + g 

vo 

1 

= ≈ 

v g + g 

1+ 

g 

DS Q 

i DS Q 

Wegen gm >> gDS, gQ ergibt sich 

A ≈ 1, A < 1 

V V 

m 

( v v ) 

⋅ − 

i o 

wie beim Emitterfolger. Der Sourcefolger wird ebenfalls als Impedanzwandler eingesetzt. 

5.6 Leistungsverstärker 

Externe Systeme müssen in der Regel mit einer geeignet großen Signalleistung versorgt werden. 

Hohe Signalleistungen bedingen hohe Signalströme und/oder Signalspannungen. 

• Hohe Signalströme erfordern spezielle Leistungstransistoren großer Fläche, die sich 

prinzipiell als Parallelschaltung einer Vielzahl an Transistoren ergeben 

• Signalspannung ist durch die Versorgungsspannung begrenzt, die bei integrierten Schaltungen 

in der Regel nicht variabel ist 

Die folgende Skizze stellt den Leistungsfluß dar 

PS 

PV 

LV 

Abbildung 5.51: Schematische Darstellung eines Leistungsverstärkers 


ITEM 

PQ 

PL 

gQ 

RL 

vo


PQ: von Versorgungsspannung gelieferte Leistung 

PL: an Last abfallende Signalleistung 

PV: Verlustleistung, die im Verstärker in Joulesche Wärme umgewandelt wird 

PS: Signalleistung am Eingang, vernachlässigbar 

Wirkungsgrad: 

L 

η = P 

P 

Q 

( ) 

PV = PQ − PL = 1−ηPQ Joulesche Wärme muß abgeführt werden. Daraus folgt die Forderung nach optimalem η , 

insbesondere bei Verstärkern hoher Leistung. 

5.6.1 Klassen von Leistungsverstärkern 

Unter der Annahme eines harmonischen Eingangssignals, ergibt sich folgende Klassifizierung 

von Leistungsverstärkern. 

Klasse-A: Transistor leitet in beiden Halbperioden. Kollektorstrom pendelt um den 

Gleichstrom im Arbeitspunkt IC´ 

ic 

IC' 

π 2π 3π 4π 

Abbildung 5.52: Kollektorstrom eines Klasse-A Leistungsverstärkers 

Klasse-B: Transistor leitet lediglich während einer Halbwelle, IC’=0 

ic 

π 2π 3π 4π 

Abbildung 5.53: Kollektorstrom eines Klasse-B Leistungsverstärkers 


ITEM 

ωt 

ωt


Klasse-AB: Transistor leitet etwas länger als eine Halbperiode: 

ic 

IC' 

π 2π 3π 4π 

ωt 

I 

′ 

C < i 

c 

Abbildung 5.54: Kollektorstrom eines Klasse-AB Leistungsverstärkers 

Klasse-C: Transistor leitet weniger als eine Halbperiode 

ic 

π 2π 3π 4π 

Abbildung 5.55: Kollektorstrom eines Klasse-C Leistungsverstärkers 

Klasse-C Leistungsverstärker haben lediglich in der HF-Technik Bedeutung und sollen daher 

nicht weiter betrachtet werden. 

Ohne geeignete Maßnahmen (Gegentakt-Endstufen) liefern Klasse AB und B starke Verzerrungen 

des Ausgangssignals. 

Klasse-A-Verstärker: (typisch: Emitterschaltung) 

Abbildung 5.56: Klasse-A-Verstärker 

v i 

V CC 

il 

R L 

Die Emitter-Grundschaltung ist ein typischer Klasse-A-Verstärker. 


ITEM 

V CE' 

vo 

ωt


Für ′ = VCC 

V CE ergibt sich die maximale Ausgangsleistung unter Vernachlässigung der Sätti- 

2 

gungsspannung. 

V 

IC′ 

= 

2R 

CC 

L 

CC () ( ) 

i t 

u 

L 

P 

L 

L 

V 

= 1+ cosω t 

2R 

V 

2 

L 

CC () t = ( 1+ 

cosωt) 

2 

V 

4R 

() () () ( ) 2 

CC 

t = u t ⋅i 

t = 1+ 

cosωt 

L 

L 

L 

2 T 

2 

VCC 

1 

V 1 1 

P ′ 

L = ⋅ 

4RL 

T ∫ 4RL 

2 4 

0 

2 CC 

( 1+ 

cosω 

t) 

dt = ⋅ = VCC 

⋅ IC 

V 

PQ t = VCC ⋅ iL() t = 1+ cosω 

t 

2R 

CC 

() ( ) 

2 

2 T 

2 

VCC 

1 

V 

P Q = ⋅ 

′ 

RL 

T ∫ 1 

2 

2R 

0 

L 

η max 

L 

2 CC 

( 1+ 

cosω 

t) 

dt = ⋅ = VCC 

⋅ IC 

PL 

VCC ⋅ IC' 

1 

= = = = 025 . ⇒ sehr ineffizient 

P 4⋅V 

⋅I 

' 4 

Q 

CC C 

PV min = 075 . ⋅ PQ 

= 3⋅PL Die dreifache Ausgangsleistung fällt als Verlustleistung im günstigsten Fall am Transistor ab. 

Klasse-B-Verstärker, Gegentakt-Endstufe 

v i 

V CC 

V CC 

Abbildung 5.57: Klasse-B-Verstärker, Gegentakt-Endstufe 

In jeder Halbwelle leitet einer der Transistoren, wenn gilt: 

Q N 

Q P 


ITEM 

i L 

R L 

v o


V > 06 07V 

,.... 

i 

Unter Vernachlässigung dieser Schwellenspannung ergibt sich ein Klasse-B-Betrieb. 

Der jeweils leitende Transistor bildet mit RL einen Emitterfolger. 

angestrebtes 

Verhalten 

Abbildung 5.58: Übertragungscharakteristik eines Klasse-B-Verstärkers 

1V 

Durch die Schwellenspannungen ergeben sich Verzerrungen von ≈±07 . V im Übergangsbereich. 

Unter Vernachlässigung der Schwellenspannung und bei maximal möglicher Ansteuerung 

ergibt sich für die Spannung und den Strom an der Last 

() 

v t = V ⋅cosω t 

L CC 

() 

i t 

L 

VCC 

= ⋅cosω t 

R 

L 

Die Augenblicksleistung ergibt sich zu 

() 

P t 

L 

2 

VCC 

2 

= ⋅cos 

ω t . 

R 

L 

Für die Wirkleistung folgt damit: 

P 

L 

T 

2 

1 1 VCC 

= PL 

() t dt 

T ∫ = ⋅ . 

2 R 

0 

Für die Versorgungsquellen ergibt sich symmetrisch: 

P 

+ 

Q 

P 

− 

Q 

L 

T 

2 

2 

VCC 

1 2 1 V 

= ⋅ cos tdt 

= ⋅ 

R T ∫ ω 

π R 

L 

0 

T 

T 

2 

L 

2 

CC 

2 

VCC 

1 2 1 V 

= − ⋅ cos tdt 

= ⋅ 

R T ∫ ω 

π R 

L 

2 

CC 

L 


ITEM 

vo 

1V 

1V 

1V 

vi


2 

CC 

+ − 2 V 

PQ = PQ + PQ 

= ⋅ 

π R 

Wirkungsgrad maximal: η 

L 

max 

PL 

π 

= ≤ = 0. 785 (theoretische Grenze) 

P 4 

Q 

Nachteil: Verzerrungen wegen Schwellenspannung, die sich im Übergangsbereich auswirkt 

Klasse-AB-Verstärker 

Die Verzerrung im Übergangsbereich wird reduziert, wenn jeder Transistor einen kleinen 

Ruhestrom erhält, d.h eine Vorspannung der Basis vorgenommen wird. 

v i 

V BB 

2 

V BB 

2 

Abbildung 5.59: Klasse AB-Verstärker 

VBEN 

VBEP 

VCC 

Q N 

iN 

iP 

Q P 

Jeder Transistor leitet für etwas mehr als eine Halbperiode; dies entspricht der Definition der 

Klasse AB. Beide Transsistoren arbeiten als Emitterfolger, deshalb gilt mit hoher Genauigkeit: 

Es gilt: 

VBB 

vo( vi) = vi 

+ −07 

. V 

2 

∂v 

∂v 

o 

i 

VSS 

≈ 1, da Spannungsverstärkung bei Emitterfolgern ≈ 1 

i ≈ I ⋅ e 

i 

N S 

P 

≈ I 

S 

⋅e 

V 

V 

BEN 

T 

V 

− 

V 

BEP 

T 


ITEM 

i L 

RL 

v o


2 VT 

2 VT 

2 

i ⋅ i = I ⋅ e = I ⋅ e = I mit I = I ⋅e 

N P S 

V −V 

BEN BEP 

IQ: Querstrom für vi = vo = 0 

S 

V 

BB 

Q 

Q S 

IQ 

Wird vi positiv, steigt in an; ip wird entsprechend ip 

= kleiner. vo steigt proportional zu vi. 

in 

Dies entspricht dem Funktionsprinzip des Emitterfolgers. 

Der Wirkungsgrad dieser Schaltung ist < 0.785 ⇒ höhere Verlustleistung durch Basisvorspannung. 

Vorspannungserzeugung für Klasse-AB-Verstärker 

vI 

IBIAS 

D1 

D2 

iBN 

iBP 

VCC 

VBB 

iCN 

QN 

QP 

iCP 

VSS 

Abbildung 5.60: Vorspannungserzeugung für Klasse AB-Verstärker 

iL 

RL 

Die Konstantstromquelle erzeugt eine Vorspannung in Höhe von zwei Diodenflußspannungen 

über die Dioden D1, D2. Mit steigender Eingangsspannung steigen Kollektor- und damit Basisstrom 

des NPN-Transistors. Dadurch wird VBB geringfügig verringert und ist damit nicht mehr 

konstant. 

Dieser Nachteil wird durch die folgende VBE-Multiplizierer-Schaltung vermieden. 


ITEM 

vo 

2 

V 

2V 

BB 

T 

-0.6 

vo 

vi


vi 

i 1=i Q 

R 1 

i2 

R2 I Bias 

Q1 

iC1 

iBN 

VBB 

i BP 

Abbildung 5.61: VBE -Multiplizierer-Schaltung 

V CC 

Bei richtiger Dimensionierung des Spannungsteilers R1, R2 ist der Basisstrom von Q1 vernachlässigbar 

gegen den Querstrom IR des Spannungsteilers. An RL fällt VBE1 ab. Damit gilt: 

I 

2 

VBE1 

= ≈ I 

R 

2 

1 

V1 = I1⋅R1 ; mit I2 ≈ I1 

R 

V1 ≈ I2⋅ R1 = VBE 

⋅ 

R 

1 

2 

R1 

⎛ R1 

⎞ 

VBB = VBE + V1= VBE + VBE 

⋅ = VBE 

⋅ ⎜1 

+ ⎟ 

R ⎝ R ⎠ 

2 

Daraus resultiert die Bezeichnung VBE-Multiplizierer. Ein Teil des Stromes der Stromquelle IBias 

liefert den Kollektorstrom von Q1. Steigt iBn an, verringert sich entsprechend IC1 ohne daß sich 

VBB merklich ändert. 

Der Nachteil dieser Schaltung ist, daß der von Qn benötigte Basisstrom von IBias abgezogen 

wird. Damit ergibt sich eine Abhängigkeit der Spannung VBB vom Signalstrom. Weiterhin ist 

die Temperaturabhängigkeit von VBB zu beachten. 

5.7 Quellenschaltungen 

Betriebsspannungen integrierter Schaltungen werden gemäß Spezifikation nur innerhalb von 

Toleranzgrenzen festgelegt. In digitalen Schaltungen gilt zumeist: 

V = 5V ± ∆V ; mit ∆V 

= ± 10% 

DD DD DD 

In analogen Schaltungen ist die Betriebsspannung zumeist frei wählbar. Ströme sind stark von 

toleranzbehafteten Parametern und die wiederum stark von der Temperatur abhängig. Häufig 

müssen innerhalb von Schaltungen Referenzspannungen und Konstantspannungsquellen verfügbar 

sein. 


ITEM 

2 

iCN 

Q N 

Q P 

iCP 

V SS 

i L 

RL 

vo


V0 

R i → 0 

Vref 

Abbildung 5.62: Idealisierte Spannungs- und Stromquelle 

Problematik: Typische Eigenschaften integrierter Schaltungen 

• große Toleranzen der Parameterwerte (≈ ± 20%) 

• Temperaturabhängigkeit von Parametern (z.B. VBE(T)) 

RL 

I 0 

VCC ,VDD 

Iref 

RL 

R i →∞ 

• Begrenzter Wertebereich der Parameter (Widerstände können nicht beliebig groß realisiert 

werden) 

Vorteilhaft sind folgende Eigenschaften von integrierten Schaltungen: 

• große Anzahl aktiver Elemente 

• Parameter-Tracking 

• starke thermische Kopplung benachbarter Elemente 

• Geometrie und Layout sind beeinflußbar 

Daraus resultieren eine Vielzahl typischer Quellenschaltungen. 

5.7.1 Konstantspannungsquellen, Referenzspannungsquellen 

Während bei digitalen Schaltungen in der Regel enge Toleranzgrenzen für die Betriebsspannung 

vorgeschrieben sind, können analoge Schaltungen häufig mit unterschiedlichen Betriebsspannungen 

versorgt werden. Das macht genaue und stabile Referenzspannungsquellen 

erforderlich. 

Idealfall ist eine Quelle mit einer von Temperatur und Betriebsspannung unabhängigen Leerlaufspannung 

mit verschwindendem Innenwiderstand. 

Als einfache Spannungsquelle kann der VBE-Multiplizierer verwendet werden. 


ITEM


R1 

IQ 

IB 

R2 VBE 

Abbildung 5.63: VBE -Multiplizierer-Schaltung 

Bei geeigneter Dimensionierung des Spannungsteilers und hinreichend hoher Stromverstärkung 

des Transistors gilt mit guter Näherung: 

R + R 

V ≈V ( I ) ⋅ 

R 

IC 

I 

VOUT 

IC 

mit I ≈ I , I > I , I = 

β 

1 2 

OUT BE C C Q B B 

2 

Der Kleinsignal-Innenwiderstand ergibt sich dann zu: 

r 

out 

∂v 

∂v 

= ≈ = 

∂i 

∂i 

C 

R + R 

R 

1 2 

2 

∂vBE 

⋅ ≈ 

∂i 

R1 + R2 

1 

⋅ ≈ 

R g 

C 2 m 

R + R 

R 

1 2 

2 

VT 

I 

⋅ , gm 

≈ 

I V 

Niedrige Innenwiderstände ergeben sich nur auf Kosten hoher Ströme IC, dies bedeutet eine 

hohe Verlustleistung. Wesentlicher Nachteil der VBE-Multiplizierer-Schaltung ist allerdings die 

Temperaturabhängigkeit der Basis-Emitterspannung zu etwa 2mV/K. 

Bandgap-Reference-Konstantspannungsquelle 

Eine der bekanntesten Schaltungen zur Realisierung einer temperaturunabhängigen Spannungsreferenz 

ist die Bandgap-Referenzspannungsquelle. Mit dieser Schaltung läßt sich bei 

geeigneter Dimensionierung aufgrund gegenläufiger, sich kompensierender Temperatureffekte 

eine stabile Referenzspannung von VREF ≈ 1.25V erzeugen. Die Referenzspannung wird aus 

einer Basis-Emitter-Spannung VBE und einer Spannung VT ⋅K zusammengesetzt (VT = Temperaturspannung). 

Dies entspricht etwa dem Si-Bandabstand, daher die Bezeichnung. Dabei wählt 

man die Spannung VT⋅K so, daß deren positiver Temperaturkoeffizient gerade den negativen 

Koeffizienten von VBE kompensiert. Abbildung 5.64 zeigt das generelle Prinzip. Die Spannung 

VBE ist mit einem Temperaturkoeffizienten von -2 mV/°C behaftet. Der Temperaturkoeffizient 

der Temperaturspannung VT hat den positiven Wert von +0,085 mV/°C. Die Ausgangsspannung 

errechnet sich nach folgender Gleichung (K ist eine Konstante, mit der die Temperaturspannung 

multipliziert wird): 

VREF = VBE + K⋅VT 

Es soll nun zunächst der Wert für K bestimmt werden, bei dem der Temperaturkoeffizient für 

die Ausgangsspannung Null ist. 

2 

K = = 23, 5 

0, 085 


ITEM 

C 

C 

T


23, 5 ⋅26 mV ≈ 0, 6 V , bei Raumtemperatur 

Nimmt man für VBE einen Wert von 0,65V an, so errechnet sich eine Ausgangsspannung von 

1,25 V. 

V CC 

Generator 

VT 

Verstärker 

K 

+ 

VREF = VBE + KVT Abbildung 5.64: Prinzipschaltbild der Bandgap-Referenzspannungsquelle 

In Abbildung 5.65 ist die entsprechende Transistorschaltung der Bandgap- 

Referenzspannungsquelle dargestellt. 

V 1 

R V 

R 1 

V BE1 

I 1 

T 1 

V BE2 

R2 

R 3 

I 2 

T 2 

I 3 

V2 

V BE3 

Abbildung 5.65: Bandgap-Referenzspannungsquelle 

I3 ≈ I2 

∆V BE 

T 3 

V REF 

I1 

I2⋅ R3 = VBE1 − VBE2 = VT⋅ 

ln = ∆VBE , T1 

= T2 , beide Transistoren identisch 

I 

2 


ITEM


I 

2 

V 

R R V 

∆ BE 1 I 

= = ⋅ T ⋅ln 

I 

3 3 

R 

V I R 

R V 

2 I 

2 = 2⋅ 2 = ⋅ T ⋅ln 

I 

3 

R 

V V V V 

R V 

2 I1 

REF = BE3 + 2 = BE3 + ⋅ T ⋅ln 

≈ 1.26V 

I 

1 

2 

1 

2 

3 

2 

Die letzte Gleichung entspricht der Gleichung des Prinzipschaltbildes, wobei sich die folgende 

Konstante K ergibt: 

K R2 

I 

= ⋅ln 

R I 

3 

1 

2 

Bei geeigneter Dimensionierung der Bauelemente ergibt sich die Referenzspannung von ca. 

1,25 V. Aufgrund des temperaturabhängigen Quotienten I1/ I2 

ist die Referenzspannung nur 

in einem bestimmten Temperaturbereich um den nominalen Wert nahezu konstant. Bei Verwendung 

eines Operationsverstärkers läßt sich eine Schaltung aufbauen, die unabhängig von 

dem temperaturabhängigen Quotienten arbeitet. 

Abbildung 5.66 zeigt die Referenzspannungsquelle mit Operationsverstärker. 

R 2 

R 3 

T 2 

I 2 

R1 

T 1 

I 1 

∆V E 

- 

+ 

V REF 

Abbildung 5.66: Bandgap-Referenzspannungsquelle mit Operationsverstärker 

Für Av →∞ gilt: ∆VE = 0 , bei endlicher Ausgangsspannung ⇒ V1 

≈ V2 

I 

I 

1 

2 

R2 

= 

R 

1 

I1⋅IS2 R ⋅ I 

V3 = ∆VBE = VBE1 − VBE2 = VT⋅ln 

= VT 

⋅ln 

I ⋅ I R ⋅ I 

2 S1 

V = V + V ≈ V + V = V + R ⋅ 

2 S 2 

1 S1 

REF BE1 1 BE1 2 BE1 

2 I2 mit I2 ≈ I3 


ITEM


V V R V R 

V 

R R V 

3 

2 R2 

I 

REF = BE1 + 2⋅ 

= BE1 + ⋅ T ⋅ln ⋅ 

R I 

3 

Wenn beide Transistoren identisch sind (IS1 = IS2) ergibt sich: 

V V R V R 

V 

R R V 

3 

2 R 

REF = BE1 + 2⋅ 

= BE1 + ⋅ T ⋅ln 

3 

3 R 

= V + K⋅V BE1 T 

3 

Diese Gleichung entspricht der Gleichung des Prinzipschaltbildes (siehe Abbildung 5.64). 

Die Schaltung nach Abbildung 5.66 kann in CMOS-Schaltungstechnik realisiert werden. T1 

und T2 sind dann durch die verfügbaren Substrattransistoren zu ersetzen. 

5.7.2 Konstantstromquellen, Stromspiegel 

Stromquellen werden häufig als sogenannte Stromspiegel realisiert. Dabei wird z.B. mit einem 

Widerstand eine Stromreferenz erzeugt, die eine stromgesteuerte Stromquelle ansteuert. 

Die gesteuerte Quelle besitzt einen hohen Innenwiderstand. Damit ist der Strom durch die 

Last weitgehend spannungsunabhängig. Die Last belastet den Referenzstrom nicht. Der Referenzstrom 

erscheint "gespiegelt" am Ausgang der gesteuerten Quelle. 

VCC 

R 

1 

2 

1 

S 2 

S1 

VCC 

RL (beliebiges Lastelement) 

IREF α⋅I REF R i →∞ 

Abbildung 5.67: Prinzipschaltbild des Stromspiegels 

Die folgende Schaltung zeigt eine einfache Umsetzung des Prinzips mit Bipolartransistoren. 

Wegen VBE1 = VBE2 gilt unter Vernachlässigung des Ausgangswiderstandes von T2 (Early- 

Effekt) und bei identischen, benachbarten Transistoren IC2 ≈ IC1 und für β1 ≈ β2 >> 1: 

IC2 ≈ IC1 ≈ IREF 


ITEM 

IL


V CC 

R 1 

T1 

I REF 

Abbildung 5.68: Einfache Konstantstromquelle (Stromspiegel) 

IC1 

Wegen des Early-Effektes von T2 ist der Ausgangswiderstand begrenzt. 

I B1 

Die Toleranzen der "Bauelemente" , die Basisströme IB1 und IB2 sowie der begrenzte Ausgangswiderstand 

von T2 führen zu einer Abweichung vom Idealfall 

IC2 ≈ I REF 

Der Strom IC2 kann um den Faktor n vergrößert werden, wenn die Emitterfläche von T2 um den 

Faktor n vergrößert wird, oder besser, wenn n zu T1 identische Transistoren parallelgeschaltet 

werden: 

IC2 = n⋅IREF IB2 

T2 

RL 

IC2 

IREF IREF IREF 

Abbildung 5.69: Stromspiegel mit mehren Transistoren 


ITEM


VCC 

IC1 

T1 

IREF 

Abbildung 5.70: Modifizierter Stromspiegel (Widlar-Stromspiegel) 

R1 

I B1 

Erhält T2 einen Emitterwiderstand RE (Widlar-Schaltung) ergibt sich durch Stromgegenkopplung 

eine Erhöhung des Ausgangswiderstands. Steigt auf Grund des Early-Effektes (Anstieg 

des Kollektorpotentials von T2) IC2 an, wird durch den Spannungsabfall an RE die Basis- 

Emitterspannung an T2 reduziert, was der Stromzunahme entgegenwirkt. 

In guter Näherung gilt, wenn das Basispotential von T2 als konstant angenommen wird: 

mit: 

∆I 

C2 

ergibt sich: 

∆VCE2 

≈ − gm⋅∆VBE r 

CE 

∆V ≈ ∆I ⋅R ≈ ∆I 

⋅R 

BE2 E2 E C2 E 

∆V ∆V 

∆I ≈ −g ⋅R ⋅∆I 

2 

IB2 

CE2 CE 2 

C2 m E C2 

= 

rCE ( 1+ 

gm⋅RE) 

⋅rCE 

∆I≈ r 

o 

C 2 

1 

∆VCE2 

+ g ⋅R ⋅r 

( ) 

m E CE 

∆VCE2 

= ≈ ( 1 + g ⋅R ) ⋅r 

∆I 

C2 

V = V − I ⋅ R 

m E CE 

Der Ausgangswiderstand wird gegenüber der einfachen Stromspiegelschaltung um den Faktor 

1+ gm⋅RE erhöht, der Early-Effekt wird also deutlich reduziert. 

Wegen 

BE2 BE1 E2 E 

ist bei gleicher Transistorgröße IC2 < IC1. Durch Vergrößerung der Emitterfläche von T2 kann 

dieser Effekt kompensiert werden. 


ITEM 

T2 

R L 

I C2 

RE


Mit 

I ≈ I ⋅ e 

C1S V 

V 

BE1 

gilt für den Kollektorstrom von T2 

I 

C 2 

Der Faktor 

≈ I 

S 

⋅e 

V 

T 

BE1 

−I 

V 

C 2 

T 

⋅R 

IC2⋅RE − 

V IC2 

T α = e ≈ 

I 

C1 

E 

≈ I 

C1 

⋅e 

−I 

C 2⋅R 

V 

T 

E 

. 

bestimmt das Verhältnis von IC2 und IC1. Ist dieses und IC2 vorgegeben, kann der Emitterwiderstand 

RE berechnet werden. 

Beispiel: 

Mit 

g 

m 

I 

= 

V 

C 2 

T 

IC2= 100µ A , α = 01 . 

R 

E 

VT 

≈ - ⋅ln α ≈ 600Ω 

I 

C 2 

ergibt sich als Faktor der Erhöhung des Ausgangswiderstandes: 

1+ g ⋅ R = 1+ 23≈33 

m E , , 

Bei der Wilson-Schaltung (siehe Abbildung 5.71) ist die Erhöhung des Ausgangswiderstandes 

erheblich höher. 

V CC 

Abbildung 5.71: Wilson-Stromquelle 

R1 

I C1 

T1 

IREF 

Bei identischen Transistoren mit β1 = β2 = β3 >> 1 gilt: 


ITEM 

T3 

T 2 

R L 

I C3


Erhöht sich z.B. aufgrund von Laständerungen das Kollektorpotential von T3 bleibt VE3 konstant. 

Es gilt: 

V 2 = V 2 = V 

V = V + V 

CE BE BE1 

CE1 BE2 BE3 

IREF bleibt näherungsweise unverändert und es gilt: 

I ≈ I ≈ I ≈ I 

C2 C3 C1 REF 

Für den Ausgangsstrom ergibt sich: 

∆I = ∆I + ∆I = − ∆I + ∆I ⇒ ∆I ≈ ⋅∆ 

C2 B3 C3 C1 C3 C3 

2 

I C1 

, da ∆I 

C1 ≈ ∆IC2 

Daraus resultiert: 

β F 

∆IC 3 = −β 

F ⋅∆I 

C1 

+ ∆VC3 

⋅ gCE3 

= − ⋅∆I 

C3 

+ ∆VC3 

⋅ gCE 

. 

2 

Der Ausgangswiderstand der Wilson-Quelle ergibt sich mit βF >> 1 zu: 

r 

o 

∆VC3 

⎛ βF⎞βF = ≈ ⎜1+ 

⎟ ⋅rCE ≈ ⋅r 

∆I 

⎝ 2 ⎠ 2 

C3 

3 CE3 

Dies entspricht einer Erhöhung des Ausgangswiderstands gegenüber der einfachen Stromspiegelschaltung 

um einen Faktor von etwa 50 ... 75. 

Einfache Stromspiegelschaltung in MOS-Technik 

Die einfache Stromspiegelschaltung in MOS-Technik ist entsprechend Abbildung 5.72 aufgebaut. 

I REF 

M 1 

V DD 

R 1 

V DD 

Abbildung 5.72: Einfache Stromspiegel-Schaltung in MOS-Technik 

Für den Referenzstrom gilt hier: 


ITEM 

I o 

R L 

M 2


I 

1 1 

2 

= ⋅( V − V ) = ⋅β⋅( V −V ) ⋅ ( 1+ 

λ ⋅V 

) 

R 2 

REF DD GS GS T GS 

1 

Mit dem Widerstand R1 wird der Referenzstrom eingestellt. Bei gegebener Dimensionierung 

von Transistor bestimmt der Referenzstrom die Steuerspannung VGS. 

Die eindeutige Ab- 

T 1 

hängigkeit der Gate-Source-Spannung des Transistors T1 vom Referenzstrom wird von dem 

Kurzschluß zwischen Drain und Gate von T1 verursacht. Für den Fall, daß beide Transistoren 

gleich sind, gilt näherungsweise: 

IREF = Io 

Bei Vernachlässigung der Kanallängenmodulation ist der Ausgangsstrom Io unabhängig von 

der Ausgangsspannung Vo. 

Bei unterschiedlicher Dimensionierung der Transistoren haben die Ströme ein konstantes 

Verhältnis zueinander: 

I 

I 

o 

REF 

= 2 2 

W / L 

W / L 

1 1 

In MOS-Stromspiegelschaltungen treten zwei Störeffekte auf. Die Einsatzspannung benachbarter 

Transistoren ist aufgrund von Herstellungstoleranzen nicht genau gleich. Für Kanallängen 

von 1 µm sind Abweichungen der Einsatzspannungen von 20 mV bis 40 mV realistisch. 

Wegen der Kanallängenmodulation hat der Transistor T2 

einen endlichen Ausgangswiderstand. 

Der Drainstrom von T2 ist somit schwach von der Ausgangsspannung Vo abhängig 

(ra ≈ rDS). Für den Fall, daß der Ausgangsstrom ein ganzzahliges Vielfaches des Referenzstroms 

sein soll, ist es sinnvoll, den Transistor T2 durch die Parallelschaltung von Transistoren, 

die genauso wie Transistor T1 dimensioniert sind, zu ersetzen. Durch dieses als „Matching“ 

bezeichnete Prinzip können Randeffekte vermieden werden. 

Nachteilig gegenüber der Bipolarschaltung ist, daß die minimale Ausgangsspannung erheblich 

größer ist. Es gilt: 

V > V V 

o omin DS ≈ AT 

da sonst T2 im Triodengebiet betrieben wird. 

Die minimale Ausgangsspannung des Stromspiegels in MOS-Technologie liegt beispielsweise 

im Bereich von 1V, während sie bei der Bipolarschaltung der erheblich niedrigeren Sättigungsspannung 

von etwa 150mV entspricht. 

Wilson-Stromquelle in MOS-Technik 

Wie in der Bipolartechnik läßt sich auch in der MOS-Technik mit einer Wilson- 

Stromquelle (Abbildung 5.73) ein höherer Ausgangswiderstand realisieren. 


ITEM


I REF 

M 1 

V DD 

Abbildung 5.73: Wilson-Stromquelle in NMOS-Technik 

Wie anhand von Abbildung 5.73 zu erkennen, ist die Gate-Source-Spannung von T3 gleich der 

Drain-Gate-Spannung von T1. Aus diesem Grund benötigt die Wilson-Quelle keinen Kurzschluß 

zwischen Drain und Gate von T1. Eine Erhöhung des Ausgangsstromes Io bewirkt eine 

Vergrößerung der Gate-Source-Spannung von T1. Dies bedeutet wegen der Rückkopplung 

eine Verkleinerung der Gate-Source-Spannung von T3. Damit wird der auslösenden Ursache 

entgegengewirkt. 

Eine Berechnung des Ausgangswiderstandes ergibt das folgende Ergebnis: 

r = r ⋅g ⋅r 

o DS3 m1 DS1 

Die Wilson-Stromquelle weist gegenüber der einfachen Stromspiegelschaltung einen um den 

Faktor gm1⋅rDS1 höheren Ausgangswiderstand auf. 

Die Wilson-Quelle läßt sich auch in PMOS-Technologie realisieren, heute werden jedoch 

zumeist CMOS-Schaltungen verwendet. 


ITEM 

V DD 

I o 

M 3 

M 2


5.8 Differenzverstärker 

Zwei beliebige Signale v1, v2 können eindeutig in ein Differenzsignal vD und ein Gleichtaktsignal 

vC zerlegt werden: 

vD 

v D v 1 = + vC 

; v 2 = − + vC 

; 

2 

2 

v D 

= v − v ; 

1 

2 

v C 

v1 

+ v2 

= 

2 

Aufgabe eines Differenzverstärkers ist die alleinige Verstärkung des Differenzsignals vD unabhängig 

vom Gleichsignal vC. 

Abbildung 5.74: Prinzipschaltbild eines Differenzverstärkers 

Das Übertragungsverhalten lautet: 

v = A ⋅v 

+ A ⋅v 

o 

VD 

D 

VC 

C 

v 1 

v 2 

v D 

Die Differenzverstärkung AVD soll im Vergleich zur Gleichtaktverstärkung AVC möglichst 

groß sein. 

Das Verhältnis 

AVD 

= CMRR ≈ 

A 

VC 

4 5 [ 10 ... 10 ] 

wird als Gleichtaktunterdrückung (Common Mode Rejection Ratio, CMRR) bezeichnet, die 

im Idealfall möglichst groß sein sollte. 

Differenzverstärker sind für die monolithische Integration besonders geeignet, weil benachbarte 

Elemente auf einem Chip in ihren Parametern gut übereinstimmen, während die Absolutwerte 

der Parameter über eine Charge erheblich streuen können (Tracking). Zudem haben 

benachbarte Elemente auf einem Chip bei geeigneter Anordnung eine nahezu identische 

Temperatur. Temperatureffekte können damit als Gleichsignale aufgefaßt werden, die hinreichend 

unterdrückt werden. 

Geringe Parameterabweichungen gleicher benachbarter Elemente sind nicht zu vermeiden. 

Diese Unsymmetrien führen zu einer Ausgangsspannung V 0 ≠ 0 für V 0 . Als Eingangs- 

Offset-Spannung V 

= D 

OS wird die Spannung bezeichnet, die am Eingang für V 0 ≡ 0 erforderlich 

ist. 

[ µ .. ] 

V = V | 0 ≈ 100 V. 3mV 

OS D Vo = 

Entsprechend kann der Eingangs-Offset-Strom IOS definiert werden. Beide Parameter sind 

abhängig von Temperatur, Betriebsspannung und Gleichtaktsignal VC. 


ITEM 

v O


5.8.1 Bipolarer Differenzverstärker 

Der Differenzverstärker ist meist nach dem in Abbildung 5.75 gezeigten Prinzip aus zwei 

Transistoren mit gekoppelten Emittern aufgebaut. Es soll zunächst das Gleichspannungsverhalten 

des Differenzverstärkers betrachtet werden. Dabei wird von genau gleichen, idealen 

Transistoren (z.B. IS1 = IS2), gleichen Kollektorwiderständen sowie einer idealen Konstantstromquelle 

ausgegangen. 

V1 

RC 

T1 

+VCC 

I C1 IC2 

V01 V02 

REE 

VO 

IEE 

-VEE 

Abbildung 5.75: Differenzverstärker mit Emitterkopplung 

Großsignalverhalten für 

R EE →∞ 

Kirchhoffsche Maschengleichung: 

− V + V − V + V = 

1 BE1 BE2 

2 0 

Für Transistoren im aktiven Bereich (nicht in Sättigung) gilt: 

IC1 

I 

VBE1 = VT⋅ln 

und VBE 2 = V T ⋅ln 

I 

I 

S1 

C2 

S 2 

⎛ IC1 

IC2 

⎞ 

VD = V1 − V2 = VBE1 − VBE2 = VT 

⋅⎜ln −ln 

⎟ 

⎝ IS1 

IS 

2 ⎠ 

Mit IS1 = IS2 

= IS folgt: 

I ⎛ ⎞ ⎛ ⎞ 

C1 

V1 

−V2 

VD 

= exp ⎜ 

⎟ = exp ⎜ 

⎟ , mit VD = V 1 −V2. 

IC 

2 ⎝ VT 

⎠ ⎝ VT 

⎠ 


ITEM 

T2 

R C 

V2


Mit 

⎛ 1 ⎞ 1 

β 

IE1 =− ( IB1 + IC1) =− ⎜ + 1⎟ 

⎜ ⎟ 

⋅ IC1 

= − ⋅IC1 

, mit α = 

⎝ βf⎠α f 

1+ 

β 

ergibt sich für IEE ohne Berücksichtigung von REE 

1 

IEE =− ( IE1 + IE2) = ⋅ ( IC1 + IC2) 

α f 

Für die Kollektorströme gilt dann: 

f ⋅ IEE 

IC1 

= 

vD 

1+ 

− 

vT 

⎛ 

α 

⎞ 

exp⎜ 

⎟ 

⎝ ⎠ 

und 

α f ⋅ IEE 

IC2 

= 

⎛ vD 

⎞ 

1+ 

exp⎜ 

⎟ 

⎝ vT 

⎠ 

I C2 

-2VT 

-VT 

I C 

0 

VT 

2VT 

I C1 

α f ⋅ IEE 

linearer Übertragungsbereich 

Abbildung 5.76: Kollektorströme des bipolaren Differenzverstärkers in Abhängigkeit von 

der Eingangsspannungsdifferenz 

Die Ausgangsspannungen berechnen sich zu: 

Vo1 = VCC − IC1⋅RC V = V − I ⋅ R 

o2 CC C2 

C 

⎛ − VD 

⎞ 

VO = Vo1 − Vo2 = α f ⋅IEE ⋅tanh 

⎜ ⎟ ⋅ RC 

⎝ 2 ⋅VT 

⎠ 

-V T 

Abbildung 5.77: Übertragungskennlinie des Differenzverstärkers 

V O 

V T 

∆V i 

αf ⋅IEE⋅RC V D 

−αf ⋅IEE⋅RC Prof. Dr.-Ing. R. Laur - 148 - 

ITEM


Für V D ist die Ausgangsspannung V . Somit ist eine problemlose Ankopplung (direkte 

Kopplung) weiterer Stufen ohne Übertrager oder Koppelkapazitäten möglich. Für 

= 0 o = 0 

VD < VT 

ergibt sich ein lineares Übertragungsverhalten. 

5.8.2 Kleinsignalverhalten des Differenzverstärkers 

Im folgenden wird das Kleinsignalverhalten des Differenzverstärkers bei annähernd gleichen 

Arbeitspunkten der Transistoren (Vo ≈ 0, I C1 ≈ IC2 

≈ IC) betrachtet. Hierzu werden zunächst 

die folgenden Größen eingeführt: 

Eingangsdifferenzspannung: 

v = v −v 

D 

1 2 

Gleichtaktspannung: 

v 

( v + v ) 

c = 

1 

2 

2 

Diese Ersatzgrößen für v1 und v2 erleichtern die Bestimmung der Kleinsignalgrößen. Bei der 

Berechnung einer Differenzgröße wird die Gleichtaktspannung vc = 0 gesetzt, so daß 

v 

v v D 

1 =− 2 = gilt. Die beiden Transistoren werden gegenphasig in Emitterschaltung betrie- 

2 

ben. Die Gleichtaktgrößen können für vD = 0, d.h. v1 = v2 = vC berechnet werden. Dieser Fall 

entspricht der Parallelschaltung der Basis-Emitter-Strecken beider Transistoren. 

Die Kleinsignalübertragungskenngrößen hängen davon ab, ob nur ein Ausgang oder beide 

Ausgänge zur Ansteuerung einer nachfolgenden Stufe verwendet werden. 

Gegentaktverstärkung, Verwendung nur eines Ausgangs 

Durch Gegentaktansteuerung bleibt das Emitterpotential konstant, jeder Zweig wirkt wie eine 

Emittergrundschaltung. 

A 

VD 

v 

= 

v 

02 

D v = 0 

c 

1 v 

= − 

2 v 

02 

2 v = 0 

c 

1 

= ⋅ R 

2 

wobei gm der Steilheit der Transistoren in Emitterschaltung entspricht. 

Gegentaktverstärkung mit Differenzausgang 

vO = 2⋅ vO2 

A = 2⋅ 

A = R ⋅ g 

VD2 

VD 

Gleichtaktverstärkung 

v = v = v ≈ v 

1 2 

C E 

C 

m 

C 

⋅ g 

m 

Bei Gleichtaktansteuerung wird das Emitterpotential wegen VBE ≈ const. um vC angehoben. 

Der zusätzliche Strom über REE verteilt sich auf beide Transistoren. 

iEE 

vE 

iC 

≈ ≈ 

2 2⋅ 

R 

EE 

v ⋅ R 

vo2=−iC ⋅RC ≈− 

2⋅ 

R 

E C 

EE 


ITEM


A 

VC 

v 

= 

v 

o2 

c 

v 

D 

= 0 

v 

= 

v 

o2 

Gleichtaktunterdrückung 

E 

v 

D 

= 0 

RC 

≈ − 

2⋅ 

R 

EE 

Das Verhältnis von Differenzspannungsverstärkung zu Gleichtaktspannungsverstärkung gibt 

die Gleichtaktunterdrückung (Common Mode Rejection Ratio, CMRR) an: 

AVD 

IEE 

CMRR = ≈ REE ⋅gm≈ REE 

⋅ 

AVC 

2 ⋅VT 

5.8.3 Differenzverstärker mit aktiver Last 

Bisher wurde der Differenzverstärker mit linearen Kollektorwiderständen betrachtet. Um mit 

dieser Schaltung auch bei geringer Verlustleistung und somit geringen Strömen noch eine 

ausreichend hohe Spannungsverstärkung zu erzielen, sind infolge der geringen Transistorsteilheit 

große Widerstände erforderlich, die viel Platz benötigen. Verwendet man hingegen 

eine Stromspiegelschaltung aus zwei gleichen Transistoren als aktive Last (siehe Abbildung 

5.78), ergibt sich ein erheblich geringerer Platzbedarf. 

1 

v D 

2 

i C1 

T 3 

R EE 

T 1 

+V CC 

-V EE 

I EE 

T 2 

T 4 

i C1 i L= i c1-i c2 

Abbildung 5.78: Differenzverstärker mit aktiver Last 

i C2 

Bei Vernachlässigung des Earlyeffekts, der Offsetspannung und der endlichen Stromverstärkung 

von T1 und T2, ergibt sich ein Ausgangsstrom von 

i = i −i 

L c1 c2 

( ) 

va = iL ⋅RL ≈ ic1 −ic2 ⋅RL 

vD 

i c1 

≈ g m ⋅ = i 

2 

A ≈ g ⋅ R 

VD 

m 

L 

c2 

Unter der Berücksichtigung des Early-Effektes von T2 und T4: 


ITEM 

R L 

v a


A 

VD 

= 

g 

CE 4 

g 

+ g 

m 

CE 2 

1 

+ 

R 

L 

5.8.4 CMOS Differenzverstärker 

Die CMOS-Schaltung, die in Abbildung 5.79 dargestellt ist, entspricht der bipolaren Schaltung 

mit Stromspiegellast. 

V1 

M3 

ID1 

M1 

RSS 

VDD 

VSS 

ISS 

ID2 

M2 

M4 

I ≈ I 

D4 D1 

I ≈I −I 

Q D2 D1 

Abbildung 5.79: CMOS-Differenzverstärker 

Setzt man jeweils identische Transistorpaare M1, M2 und M3, M4 voraus gilt: 

VD 

VGS1 =− VGS 

2 = 

2 

und damit 

VD 

∆ID1 =− ∆ID2 

= gmN 

⋅ 

2 

∆ Q = ∆I 

D2 

− ∆I 

D1 

I = −g 

⋅V 

mN 

Wie bei der bipolaren Schaltung ergibt sich näherungsweise 

AVD 

≈ 

g 

gmN 

+ g 

DSN DSP 

D 

Unter Annahme der Symmetrie der Bauelemente verschwindet die Gleichtaktverstärkung, 

weil sich die Ausgangsspannung aus der Differenz der dann symmetrischen Drainströme ergibt. 

Tatsächlich ist jedoch die Symmetrie wegen der Elementtoleranzen nicht ideal, so daß 


ITEM 

V2 

Q


sich eine endliche Gleichtaktverstärkung und damit eine endliche Gleichtaktunterdrückung 

ergibt. 


ITEM


5.9 Operationsverstärker 

Operationsverstärker sind wichtige Komponenten integrierter Analogschaltungen. Sie liefern 

hinreichend hohe Verstärkungen. Durch Gegenkopplung können Funktionen der analogen 

Signalverarbeitung wie Verstärkung, Integration, Differentiation, Filterung, u.a. realisiert 

werden. 

Der ideale Operationsverstärker besitzt einen unendlich hohen Eingangswiderstand Rid, eine 

unendlich hohe Differenzverstärkung Ad und einen verschwindenden Ausgangswiderstand. 

Vi1 Vid + 

VO Vi2 - 

Abbildung 5.80: Idealer Operationsverstärker 

Für eine endliche Ausgangsspannung Vo muß daher gelten: 

Vid = Vi1− Vi2 

= 0 

Im realen Fall wird das nichtideale Verhalten u.a. durch folgende Parameter beschrieben: 

Rid, Cid differentieller Eingangswiderstand und -kapazität 

Ric, Cic Gleichtakt-Eingangswiderstand und -Eingangskapazität 

Vos Eingangs-Offsetspannung 

Ios Eingangs-Offsetstrom 

CMRR Gleichtaktunterdrückung 

Ad differentielle Spannungsverstärkung 

Ro Ausgangswiderstand 

5.9.1 Frequenzverhalten 

Ein typischer Operationsverstärker verhält sich wie ein Tiefpaß n-ter Ordnung, d.h. für die 

Differenzverstärkung gilt näherungsweise 

Ad() s = 

Aod 

⋅ω1⋅ω2⋅ω3⋅... + ⋅ + ⋅ + ⋅... 

( s ω ) ( s ω ) ( s ω ) 

1 2 3 

Mit ω1 < ω2 < ω3 

ergibt sich für Betrag und Phase der Differenzverstärkung das Bode- 

Diagramm in Abbildung 5.81: 


ITEM


Ad/dB 

Aod 

0 

0 

-90° 

-180° 

-270° 

ω 1 

⎛ { } ⎞ 

ϕ = arctan⎜ ⎟ 

⎝ { } ⎠ 

Im Ad 

Re Ad 

-20dB/Dekade 

ω T 

ω 2 ω 3 

Abbildung 5.81: Bode-Diagramm eines Operationsverstärkers 

ω 

-40dB/Dekade 

-60dB/Dekade 

Man beachte, daß im Bodediagramm die Phasendrehung um 180° im niederfrequenten Fall 

(invertierende Verstärkung) nicht berücksichtigt ist. Aod ist die niederfrequente Verstärkung, 

ist die Transitfrequenz mit der Definition: 

ω T 

d 

( ) 1 

! 

= 

A ω . 

T 

Unter der Voraussetzung ω < ω gilt: 

ω ⋅ 

T = A od 

ω1 

T 

2 

ω 1 ist der niederfrequente, der sog. dominante Pol. Aus Stabilitätsgründen wird darauf geachtet, 

daß die weiteren Pole soweit oberhalb der Transitfrequenz liegen, daß die ″Phasenreserve″ 

bei der Transitfrequenz noch mindestens 45° zu 180° beträgt: 

ϕω ( T ) >− 135°=− 180°+ 45 ° . 

Operationsverstärker werden in Gegenkopplung betrieben, d.h. ein Teil der Ausgangsspannung 

wird gegenphasig zur Eingangsspannung addiert, wie dies in Abbildung 5.82 dargestellt 

ist. Die Gegenphasigkeit wird dadurch erreicht, daß es sich bei Operationsverstärkern um 

invertierende Verstärker handelt. In Abbildung 5.82 wird dies durch Subtraktion des rückgeführten 

Ausgangssignals am Summationspunkt dargestellt. 


ITEM 

ω


v i 

+ 

- 

v e 

ß v o 

A(s) 

ß 

ß


Wegen der Frequenzkompensation liegt die Bandbreite des offenen Verstärkers in der Regel 

bei einigen 10 bis 100Hz. Für den gegengekoppelten Verstärker ergibt sich: 

A G 

A( 

s) 

= . 

1+ 

β A( 

s) 

Man erkennt, daß bei hinreichend hoher Verstärkung des offenen Verstärkers, die Eigenschaften 

des gegengekoppelten Verstärkers nur noch durch den Gegenkopplungsfaktor β bestimmt 

wird. 

Aus 

mit 

A( 

s) 

A 

A 

A ω 

A 

o 1 

o 

≈ = folgt 

s + ω ω 

1 

A 

1+ 

j 

ω 

1 

o 

oG 

G ≈ ⋅ 

= , 

1+ 

β A ω 

ω 

o 

oG 

Ao 

= 

1+ 

β A 

o 

1+ 

j 

ω ( 1+ 

β A ) 

1 

1 

, = ( 1+ 

β A ) ω , 

ω1 G 

o 

ω A = ω . 

TG = oG ⋅ω1 

G = Ao 

⋅ω1 

T 

o 

1 

A 

1+ 

j 

ω 

1G 

Die Transitfrequenz ändert sich demnach durch die Gegenkopplung nicht. Der entsprechende 

Amplitudengang ist in Abbildung 5.84 dargestellt. 

A/dB 

A 0 

A OG 

ω 1 ω 1G ω T 

Abbildung 5.84: Amplitudengang des rückgekoppelten Operationsverstärkers 

Durch die Gegenkopplung wird die Verstärkung reduziert: 

A 

A 

oG 

o 

1 

= 

1+ 

β ⋅ A 

o 

. 

Die Bandbreite wird um den entsprechenden inversen Faktor vergrößert. 

A 

ω ( 1 A ) ⋅ω 

. 

o 

1 G = ⋅ω1 

= + β ⋅ o 

Aog 

1 

5.9.2 Großsignalverhalten 

Bei impulsförmiger Ansteuerung des Eingangs zeigt sich, daß der Anstieg der Ausgangsspannung 

begrenzt ist. 


ITEM 

ω


V i ,V o 

Abbildung 5.85: Großsignalverhalten 

V i 

Der maximale Anstieg der Ausgangsspannung wird als ″Slew Rate (SR)″ bezeichnet: 

dvo 

SR = max . 

dt 

Die Begrenzung des Anstiegs der Ausgangsspannung ist auf den Kompensationskondensator 

zurückzuführen und es besteht ein eindeutiger Zusammenhang zwischen Slew Rate und 

Grenzfrequenz. 

SR ~ ω 1 ~ ω . 

T 

Die Slew Rate wird in der Einheit V/µs gemessen. Sie liegt in der Regel in der Größenordnung 

1V/µs. Abbildung 5.86 zeigt den Zusammenhang zwischen der Slew Rate und der Frequenzkompensation. 

Differenzverstärker 

vI2 

CF 

T1 

Abbildung 5.86: Einfluß der Frequenzkompensation auf die Slew Rate 

Stufe 2 sei eine Darlington-Stufe in Emitterschaltung mit Stromquellenlast. Stufe 3 sei ein 

Emitterfolger mit einer Verstärkung von 1. Durch einen Spannungssprung am Eingang steigt 

die Ausgangsspannung. Die Eingangsspannung der Stufe 2 ( vi2 ) ändert sich wegen der hohen 

Verstärkung nur wenig. Die Kapazität C 

i 

CF 

duC 

dv 

F o 

≈ iQ 

= CF 

= CF 

, 

dt dt 

dv iQ 

= . 

dt C 

o SR = 

F 

V O 

T2 

VCC 

VSS 

IQ 

A2 ≈1 

F wird von IQ aufgeladen: 

Bei harmonischer Ansteuerung muß für ein unverzerrtes Ausgangssignal gelten: 


ITEM 

t 

vo


dvo 

( t) 

= V ⋅cosωt 

, = ω ⋅Vo 

< SR , 

dt 

vo o 

SR 

ω < ω max = , 

V 

o 

max 

1 

f max = ⋅ 

2π 

SR 

Vo 

Beispiel: SR = 0 , 5V 

/ µ s, 

Vo 

= 5V 

, 

f 

max 

1 05 , V / µ s 

= ⋅ ≈16kHz 

. 

2π 

5V 

. 

fmax wird als ″Leistungsbandbreite″ bezeichnet und kann deutlich geringer als die Kleinsignalbandbreite 

sein. 

5.9.3 Einfache zweistufige CMOS-Operationsverstärker 

Die im folgenden gezeigten Operationsverstärker haben einen relativ hohen Ausgangswiderstand 

und können durch einen geeigneten Leistungsverstärker z.B. in Source-Folgerschaltung 

ergänzt werden. Eine entsprechende Lösung in bipolarer Schaltungstechnik ist möglich. 

M 8 

R Bias 

V 2 

M 1 

Abbildung 5.87: CMOS-Operationsverstärker 

V CC 

M 3 M 4 M 5 

M 7 

V SS 

A 

M 2 

Stufe 1 im Verstärker in Abbildung 5.87 ist ein Differenzverstärker mit den Transistoren M1 

und M2 , dessen Arbeitspunkt durch einen Stromspiegel bestehend aus M7, M8 eingestellt wird. 

Die Transistoren M3, M4 bilden eine aktive Stromspiegel-Last. Stufe 2 ist ein invertierender 

Verstärker in Source-Schaltung mit M6 als Stromquellen-Last. CC 

dient als Millerkapazität 

zur Frequenzkompensation und legt damit auch die Slew Rate fest. 

Für die Verstärkung der ersten Stufe gilt als Differenzverstärkerstufe: 

A 

g 

m2 

V1 

≈ . 

g DS 2 + g DS 4 


ITEM 

V 1 

C C 

M 6 

V o


Die Stufe 2 ist eine Source-Schaltung mit der Verstärkung: 

A 

V 2 

gm5 

≈− 

g + g 

DS 5 DS 6 

. 

g ⋅ g 

AV = AV1⋅AV2 ≈− 

( g g )( g g 

Im gesättigten Zustand gilt: 

g ≈λ⋅ I , 

DS D 

Transistoren 

A 

V 

g 

m 

1 kp⋅kn W ⋅W 

≈− ⋅ ⋅ 

2 

(2 λ) 

I ⋅ I L L 

m2 m5 

DS 2 + DS 4 DS 5 + DS 6) . 

2⋅β'⋅W ⋅ID 

≈ und damit bei näherungsweise identischem λ für die 

L 

2 5 

D2 D5 

2 5 

. 

Im Gegensatz zum bipolaren Äquivalent, kann die Verstärkung des CMOS-Verstärkers durch 

die Transistorabmessungen eingestellt werden. 

Der dominante Pol wird durch die Millerkapazität 

C ≈ C ⋅ A 

M 

C 

V 2 

festgelegt. 

Nachteilig bei dieser Schaltung ist, daß sowohl der Ausgangsknoten als auch der Knoten A 

hochimpedant sind. Wird der Ausgang kapazitiv, z.B. durch den Eingang eines Leistungsverstärkers 

belastet, wird der Pol des Ausgangsknotens niederfrequenter und der Pol des Knotens 

A verliert zunehmend seine Dominanz. Die Frequenzkompensation geht verloren. 

Dieser Nachteil wird durch die Kaskodenschaltung in der Ausgangsstufe des Verstärkers in 

Abbildung 5.88 vermieden. Der Transistor stellt einen Sourcefolger mit Verstärkung 1 

dar, der auf die Gate-Grundschaltung des Transistors wirkt. Die Spannungsverstärkung 

der Gate-Grundschaltung entspricht der einer Source-Grundschaltung, bei niedriger 

Eingangsimpedanz und hoher Ausgangsimpedanz. Der Knoten zwischen 6 M und M 6 

M 8 

M 8 ist 

demnach niederimpedant. Die Millerkapazität von M 6 ist wegen der geringen Verstärkung 

gering. Der Pol des Knotens zwischen M 6 und M 8 ist demnach nachrangig. Der 

Ausgangsknoten liefert den dominanten Pol und dient der Frequenzkompensation, die durch 

eine kapazitive Beschaltung des Ausgangsknotens zusätzlich verbessert 

wird. 


ITEM


M 12 

R Bias 

V 2 

Abbildung 5.88: Cascode CMOS-Operationsverstärker 

M 3 

M 1 

M 11 

V SS 

M 4 

V CC 

M 5 

M 2 


ITEM 

V 1 

M 10 

V GG8 

V GG9 

M 6 

M 8 

M 9 

M 7 

V o

Kapitel 6: Digitale Schaltungstechnik Integrierte Schaltungen II 

Vorläufige unkorrigierte und unvollständige Version 

6 Digitale Grundschaltungen 

6.1 Eigenschaften von Invertern 

Die Inverterschaltung ist die Basisschaltung digitaler Schaltungen. Das Schaltsymbol ist in 

Abbildung 6.1dargestellt. Abbildung 6.2 zeigt die prinzipielle Übertragungskennlinie eines 

dv o 

Inverters. Die Punkte = −1 

dv 

oH oL V , 

werden als kritische Punkte bezeichnet. Die kritischen 

Punkte werden durch die jeweiligen Eingangsspannungen V iL iH und durch die zugehörigen 

Ausgangsspannungen V gekennzeichnet. Die beiden Bereiche der Übertragungskennlinie 

mit 

V , 

dvo 

< 1 repräsentieren stabile Zustände. Störungen am Eingang erscheinen gedämpft 

dv 

i 

dvo 

am Ausgang. Der Bereich > 1 wird lediglich beim Übergang zwischen den stabilen 

dvi 

Zuständen durchquert. In diesem Bereich ist die Verstärkung des Inverters sehr hoch, so daß 

Störungen am Eingang hochverstärkt am Ausgang erscheinen. 

Abbildung 6.1: Schaltsymbol eines Inverters 

V oH 

V oL 

v o 

v i vo 

V iL V iH 

dv o/dv i= -1 

Abbildung 6.2: Übertragungskennlinie eines Inverters 

Stabile Zustände: 

o 

oH 

Kritische Punkte 

V v ≥ für : Z V v ≤ o = H oder 1 für Zi = L oder 0 

o 

OL 

i 

iL 

V v ≤ für : Z V v ≥ o = L oder 0 für Zi = H oder 1 

i 

iH 


ITEM 

v i


v i 

H,1 

 

 

L,0 

 

V iH 

V iL 

Übergangsbereich 

v o 

 

V oH 

 

 

L,0 

Eingang Ausgang 

Übergangsbereich 

Abbildung 6.3: Signalpegel und Zustände des Inverters 

H,1 

V oL 

höchster Signalpegel 

Signalhub 

niedrigster Signalpegel 

Abbildung 6.4 zeigt eine Kette von Invertern. Damit die Zustände der Inverterkette stabil 

sind, wird gefordert: 

VoH > ViH , VoL < ViL . 

v i < V iL v o > V oH v o < V oL 

v o = v i > V iH 

V oH > V iH 

Abbildung 6.4: Inverterkette mit stabilen Zuständen 

vo = vi < ViL VoL < ViL Die maximal zulässigen statischen Störpegel, die auf den Verbindungsleitungen eingekoppelt 

werden dürfen, ohne daß sich der Zustand der Kette ändert, werden als statische Störsicherheiten 

(Noise Margins NM) bezeichnet: 

NMH = VoH - ViH , NML = ViL - VoL. 

Abbildung 6.5 bis Abbildung 6.7 zeigen prinzipielle Realisierungen von Invertern mit Schaltern. 

Dabei ist mit SR ein Ruhekontakt und mit SA ein Arbeitskontakt bezeichnet. In Abbildung 

6.5 wird eine passive Last mit einem Arbeitskontakt ein- und ausgeschaltet. Dieses Prinzip 

wird von den inzwischen veralteten NMOS-, PMOS-, RTL- (Resistor-Transistor-Logic) und 

DTL- (Diode-Transistor-Logic) Schaltkreisfamilien verwendet. Abbildung 6.6 zeigt das Prinzip 

der Spannungsumschaltung mit zwei komplementär wirkenden Schaltern der digitalen 

CMOS-Schaltungen. Das Prinzip der Stromumschaltung in Abbildung 6.7 wird bei ECL- 

Schaltungen (Emitter-Coupled-Logic) verwendet. 


ITEM


V i 

V DD 

Last 

Abbildung 6.5: Aufbau eines Inverters mit passiver Last. 

V i 

S A 

V DD 

Abbildung 6.6: Inverter mit Spannungs-Umschaltern 

Abbildung 6.7: Inverter mit Strom-Umschaltern 

V o1 

V i1 

R L1 

S A 

V + 

V - 


ITEM 

I O 

S R 

S A 

R L2 

S R 

V o 

V o 

V o2


Zur Untersuchung des dynamischen Verhaltens von Invertern, wird eine Kette von Invertern 

betrachtet. Abbildung 6.8 zeigt jeweils das Eingangssignal und das Ausgangssignal eines Inverters 

in dieser Kette. Man erkennt eine Zeitverzögerung der Flanken von Ein- und Ausgangssignal. 

Die Verzögerungszeiten der Flanken beziehen sich jeweils auf die Zeitpunkte, 

bei denen Ein- und Ausgangssignal jeweils 50% des Signalhubs erreichen. Die Verzögerungszeit 

der abfallenden Flanke wird mit t bezeichnet. Entsprechend wird die Verzöge- 

rungszeit der ansteigenden Flanke mit t bezeichnet. Als Verzögerungszeit zwischen Aus- 

pLH 

und Eingangssignal wird der Mittelwert der Flankenverzögerungszeiten definiert: 

t 

p 

t pHL + t pLH 

= . 

2 

v i 

v o 

50% 

t PHL 

50% 

T 

pHL 

t PLH 

Abbildung 6.8: Dynamisches Verhalten von Invertern 

Abbildung 6.9 zeigt die Definitionen der Anstiegs- und Abfallzeiten t LH bzw. tHL. Diese werden 

zwischen den Zeitpunkten mit 10% bzw. 90% des Signalhubs gemessen. 

90% 

50% 

10% 

Abbildung 6.9: Anstiegs- und Abfallzeiten 

V H 

V L 

tHL 

Das dynamische Verhalten von Invertern ist auf das Laden und Entladen von Kapazitäten zurückzuführen, 

die mit den Signalknoten verknüpft sind. Dies führt zu einem exponentielles 

Zeitverhalten. Die Pegel VH und VL werden nur asymptotisch erreicht. Abbildung 6.10 zeigt 


ITEM 

T 

tLH 

t 

t 

t


beispielhaft an einem Schaltermodell eines Inverters mit Widerstandslast die Bestimmung der 

dynamischen Parameter. C L beschreibt die Kapazität des Signalknotens, die sich aus parasitären 

Kapazitäten wie Sperrschicht-, Gate-, Leitungskapazitäten, u.a. ergibt. RL 

bezeichnet den 

Lastwiderstand und R


t = t = 0. 

69⋅τ 

pHL 

50 % 

HL 

. 

1 

⎛ R ⎞ S 

Verzögerungszeit: t p = ⋅( 

tPHL + tPLH 

) ≈ 0. 

35⋅ 

⎜ 

⎜1+ 

⋅ RL 

⋅C 

L 

RL 

R ⎟ 

2 

⎝ + S ⎠ 

Die mittlere Verlustleistung des Inverters ergibt sich aus der mittleren stationären Verlustleistung 

und der elektrischen Energie, die pro Signalperiode am Lastkondensator umgesetzt 

wird. Im H-Zustand verschwindet die stationäre Leistung: 

P VH = VDD 

⋅ I H ≈ 0 . 

Im L-Zustand ergibt sich 

P 

VL 

L 

2 

DD 

S 

2 

DD 

V V 

= VDD 

⋅ I L ≈ ≈ . 

R + R R 

Im Mittel ergibt sich als stationäre Verlustleistung: 

P 

Vs 

2 

DD 

1 V 

≈ . 

2 R 

L 

L 

In jeder Periode wird die Lastkapazität CL um die Spannungsdifferenz ∆Vo = VH - VL auf- bzw. 

entladen. Dafür wird der Betriebsspannungsquelle die Energie 

C 

DD 

DD 

L 

2 

( V −V 

) ≈ C V 

W = V ⋅∆Q 

= V ⋅C 

⋅ 

⋅ . 

H 

L 

L 

entnommen. Bei einer Periodendauer T = 1/f ergibt sich die dynamische Verlustleistung zu 

W 

2 

= VDD 

. 

T 

C PVd = f ⋅WC 

≈ f ⋅C 

L ⋅ 

Die gesamte Verlustleistung ergibt sich aus der Addition der stationären und dynamischen 

Verlustleistung: 

2 

DD 

1 V 

2 

PV = PVs 

+ PVd 

≈ + f ⋅C 

L ⋅VDD 

. 

2 R 

L 

Bei Schaltkreisfamilien, bei denen die stationäre Verlustleistung vernachlässigbar gegenüber 

der dynamischen Verlustleistung ist, ist die Verlustleistung proportional zur Taktfrequenz und 

zum Quadrat der Betriebsspannung. Dies trifft näherungsweise bei CMOS-Schaltungen zu. 

Das Power-Delay-Product (PDP) ist ein Kennwert zur Charakterisierung des dynamischen 

Verhaltens von Schaltkreisfamilien: 

Definition: 

PDP = PV ⋅tp 

Das Power-Delay-Product kann demnach als die mittlere Energie aufgefaßt werden, die pro 

logischer Entscheidung benötigt wird. Für moderne Schaltkreisfamilien gilt: 

PDP = 0. 

1.. 

10 pJ 


ITEM 

DD


Für das obige Beispiel des Schaltermodells folgt: 

2 

⎛ R ⎞ ⎡ 

⎤ 

S 

1 VDD 

PDP = t 

⎜ 

⎟ 

p ⋅ PV 

= 0. 35⋅ 

1+ 

⋅ RL 

⋅C 

L ⋅ ⎢ ⋅ + f ⋅C 

L ⋅ 

L , 

⎝ RS 

+ RL 

⎠ ⎣2 

RS 

+ RL 

2 

⎛ R ⎞ ⎡ S 1 VDD 

2 ⎤ 

PDP ≈0.35⋅ ⎜1+ ⎟⋅RL⋅CL⋅⎢ 

⋅ + f ⋅CL⋅VDD ⎥, 

⎝ RS + RL ⎠ ⎣2RL ⎦ 

6.2 Der MOS-Inverter 

6.2.1 Der NMOS-Inverter 

2 ( VH 

−V 

) ⎥ 

⎦ 

Beim NMOS Inverter wird ein NMOS-Anreicherungstransistor als Schaltertransistor verwendet. 

Wegen des hohen Flächenaufwands ist eine Widerstandslast technisch uninteressant. 

Abbildung 6.11 zeigt einen NMOS-Inverter mit einem Enhancementtransistor als Last. Im H- 

Zustand fällt am Lasttransistor die Schwellenspannung ab: 

V ≤ V −V 

oH 

DD 

T 

. 

Aus diesem Grund ist der Inverter mit Enhancementlast ohne technische Bedeutung. 

V i 

V DD 

Abbildung 6.11: NMOS-Inverter mit Enhancementlast 

Eine wesentliche Bedeutung hatte bis vor einigen Jahren die NMOS-Schaltung mit Depletionlast 

entsprechend Abbildung 6.12, wegen der einfachen Technologie. Erste hochintegrierte 

Digitalschaltungen, z.B. die ersten Mikroprozessoren wie µP 8080, 8085 waren in dieser 

Schaltungstechnik realisiert. Im H-Zustand tritt kein Spannungsabfall am Lasttransistor auf 

(V oH DD ). Nachteilig ist allerdings die hohe stationäre Verlustleistung im L-Zustand, aufgrund 

des Querstroms. NMOS ist heute nahezu vollständig durch CMOS abgelöst. 

V ≈ 


ITEM 

M NL 

M N 

V o


Abbildung 6.12: NMOS-Inverter mit Depletionlast 

Vi 

ID 

VDD 

6.2.2 Der CMOS-Inverter (Complementary MOS) 

Abbildung 6.13 zeigt das Schaltbild eines CMOS-Inverters. Im stationären Zustand ist jeweils 

einer der beiden Transistoren gesperrt. Es fließt kein Querstrom und die stationäre Verlustleistung 

wird lediglich durch Sperrströme bestimmt. Der Inverter kann so dimensioniert werden, 

daß die Übertragungscharakteristik symmetrisch ist. Es ergeben sich damit günstige statische 

Störabstände. Nachteilig ist lediglich die gegenüber NMOS komplexere Technologie. Es ist 

zumindest eine Wannendiffusion zur Realisierung der komplementären Transistoren erforderlich. 

Die überragenden Vorteile von CMOS haben jedoch die NMOS-Technologie nahezu 

vollständig verdrängt. 

Abbildung 6.13: CMOS-Inverter 

VI 

VDD 

Vo 

|IDP| = IDN 


ITEM 

VO


Wegen der höheren Beweglichkeit der Elektronen, verhält sich der Inverter unsymmetrisch, 

wenn der Inverter mit gleichen Gateabmessungen für beide Transistoren dimensioniert wird. 

Ein symmetrisches Verhalten erfordert eine Dimensionierung mit 

p 

⎛W 

⎞ 

⎜ ⎟ 

⎝ L ⎠ 

n 

⎛W 

⎞ 

≈ 2 .. 3⋅ 

⎜ ⎟ , 

⎝ L ⎠ 

da die Beweglichkeit der Löcher um etwa den Faktor 3 kleiner als die der Elektronen ist. Dabei 

ist die P-Wannentechnologie hinsichtlich des Flächenverhältnisses etwas günstiger. 

In 

V DD 

Gnd 

Poly 

Abbildung 6.14: Layout eines CMOS-Inverters 

p + 

p + 

n + 

n + 

PMOS 

Metal Out 

NMOS 

In Abbildung 6.14 ist das Layout eines CMOS-Inverters dargestellt. Die Kanallänge beider 

Transistoren ist dabei identisch, während die Kanalweite beim PMOS-Transistor deutlich größer 

als diejenige des NMOS-Transistors ist. 

6.2.3 Stationäres Verhalten des CMOS-Inverters 

Die Zustände beider Transistoren ergeben sich wie folgt: 

NMOS-Transistor: 

gesperrt: Vi < VTN , 

Triodenverhalten: Vo Vi - VTN . 

gesperrt: VGSP = Vi - VDD > VTP , Vi > VDD - |VTP|, Triodenverhalten: VDSP = Vo - VDD > VGSP - VTP = Vi - VDD -VTP, Vo > Vi + |VTP|. 


ITEM


gesättigt: Vo < Vi + |VTP|. 

Vi 

VGSP 

VGSN 

Abbildung 6.15: CMOS-Inverter 

Abbildung 6.16 zeigt qualitativ das Übertragungsverhalten des CMOS-Inverters. 

V o 

V DD 

V oH 

V oL 

A 

NMOS gesperrt 

V TN 

B 

PMOS im Triodengebiet 

V o = V i + |V TP | 

V o = V i - V TN 

dVo 

=−1 

dV 

V iL 

i 

VDD 

C 

D 

IQ 

MP 

MN 

VDSP 

VDSN 

Vo 

NMOS im Triodengebiet 

V iH 

dVo 

dVi 

=−1 

PMOS gesperrt 

E 

V DD-V TP 

Abbildung 6.16: Übertragungsverhalten eines CMOS-Inverters 


ITEM 

V DD 

V i


Gebiet A: NMOS ist gesperrt , PMOS im Triodengebiet: 

Vo = VDD , IQ = IDN = |IDP| = 0. 

Gebiet B: NMOS ist gesättigt, PMOS im Triodengebiet (vgl. Abbildung 6.17): 

I DN 

|I DP| 

NMOS 

Abbildung 6.17: CMOS-Inverter in Fall B 

1 

2 

IDN ≈ ⋅βN⋅( Vi−V 

TN ) , 

2 

⎡ 

IDP ≈ βP 

⋅⎢( VDD −Vi− VTP ) ⋅( VDD −Vo) − 

⎣ 

⎢ 

V i 

V i 

V i 

( V −V 

) 

DD o 

Die Forderung IDP = IDN 

ergibt die quadratische Gleichung 

P 

2 

2 

PMOS 

V o V DD 

β N 

2 2 

⋅( Vi − VTN) = 2⋅( 

VDD −Vi −VTP ) ⋅( VDD −Vo) −( VDD − Vo) 

. 

β 

Deren Lösung für V lautet: 

o 

2 β 

2 

V V = V + V + V −V −V − ⋅ V − V . 

N 

( ) ( ) ( ) 

o i i TP DD i TP i TN 

β P 

Bestimmung des charakteristischen Punktes dV 

dV 

dV 

dV 

o 

i 

= 1− 

N 

( V −V 

− V ) + ⋅( 

V −V 

) 

DD 

o 

i 

=−1: 

2 N 

( V −V 

− V ) − ⋅( 

V −V 

) 

DD 

iL 

iL 

TP 

TP 

β 

β 

P 

β 

β 

Nach etwas aufwendiger Rechnung folgt: 

V −V −V 

ViL = VTN 

+ 

βN 

−1 

β 

( ) 

V = V V . 

oH o iL 

DD TP TN 

P 

⎡ 

⎢ 

⋅⎢2⋅ ⎢ 

⎢ 

⎣ 

P 

iL 

iL 

TN 

TN 

2 

β ⎤ N 

⎥ 

βP 

−1, 

⎥ 

βN 

⎥ 

+ 3 

β ⎥ 

P ⎦ 

! 

= −1. 


ITEM 

⎤ 

⎥ . 

⎦ 

⎥ 

V o


Gebiet C: Beide Transistoren sind gesättigt: 

Für den Strom in den Transistoren gilt: 

IDN = IDP 

. 

β 2 

N 2 

βP 

⋅( Vi −VTN) ⋅ ( 1+ λN ⋅Vo) ≈ ⋅( VDD −Vi − VTP ) ⎡1+ λP⋅( 

VDD −Vo) 

⎤ 

2 2 

⎣ ⎦ 

Anhand Abbildung 6.18 erkennt man, dass Vo( V i) 

wegen des geringen Ausgangsleitwerts 

sehr steil verläuft. Für λ → 0 wird die Steigung unendlich und die Gleichung 

βPβ ⋅ − = ⋅ − − 

2 2 

2 P 

( Vi VTN) ( VDD ViVTP) ist für die Schwellenspannung Vi iS V = erfüllt: 

V 

iS 

= 

β N ⋅V 

β 

P 

TN 

1 + 

+ V 

DD 

β N 

β 

P 

− V 

TP 

. 

I DN 

|I DP| 

Abbildung 6.18: CMOS-Inverter in Fall C 

Für den Querstrom folgt: 

β N 

IQ = I DN ≈ iS − 

2 

( ) 2 

V V 

Aus Symmetriegründen wird in der Regel ( ) 

TN 

. 

2 

V i 

V o 

V i 

V i 

V o 

1 

Vo V iS ≈ VDD 

angestrebt. 

2 

Gebiet D: NMOS im Triodengebiet, PMOS ist gesättigt (vgl. Abbildung 6.19): 

⎡ 

β N ⎢ 

⎣ 

liefert die Lösung 

β 

2 

( ) ( ) 2 

o P 

V −V 

V − = ⋅ V −V 

− V 

i 

TN 

o 

2 

V ⎤ 

⎥ 

2 ⎦ 

DD 

i 


ITEM 

TP


β 

Vo i i TN i TN 

DD i − 

β 

( ) ( ) ( ) 2 

2 P 

V = V −V 

− V −V 

− ⋅ V −V 

V 

I DN 

|I DP| 

Abbildung 6.19: CMOS-Inverter in Fall D 

Der kritische Punkt ergibt sich mit 

zu 

dV 

dV 

o 

i 

= 1− 

V 

iH 

−V 

β P 

+ 

β 

V o 

⋅ 

V i 

N 

V i 

( V −V 

− V ) 

2 P 

( V −V 

) − ⋅( 

V −V 

− V ) 

iH 

TN 

TN 

⎡ β ⎤ 

P 

VDD−VTP −V 

⎢ ⎥ 

TN β N 

ViH = VDD −VTP− ⋅⎢2 −1⎥ 

βP ⎢ βP 

⎥ 

− 1 3 

β ⎢ 

+ 

N β ⎥ 

⎣ N ⎦ 

( ) 

V = V V 

Querstrom: 

oL o iH 

N 

β 

β 

βP 

IQ = IDP = ⋅ V −V − V 

2 

N 

DD 

( DD i TP ) 

Gebiet E: PMOS ist gesperrt: 

Vo = 0 ; IQ = IDN = |IDP| = 0 

DD 

2 

iH 

iH 

TP 

TP 

2 

TP 

. 

= −1 

Beispiel: Übertragungsverhaltens eines CMOS-Inverters (1.2µm CMOS-Prozess) 


ITEM 

V o


V 

TN 

= 0. 

75V 

, 

V 

TP 

= −0. 

75V 

µ A 

kN 

= 75 , 2 

V 

µ A 

kP 

= 27 2 

V 

1 −1 

λP 

≈ λN 

≈ V 

50 

⎛W 

⎞ 

⎜ ⎟ 

⎝ L ⎠N 

2 

= , 

2 

⎛W 

⎞ 

⎜ ⎟ 

⎝ L ⎠P 

75 

= 

27 

µ A 

β N = 75 , 2 

V 

β P = β N 

Gebiet B: ViL = 2.063V ; VoH = Vo(ViL) = 4.563V 

( ) 2 2 

I = I = 37.5µ A⋅ V − 0.75 V / V 

Q DN i 

Gebiet C: ViS = 0.5VDD=2.5V ; Vo(ViS) = 2.5V 

dVo 

2 

=− 

dVi ⎛V 

V 

DD 

iS λ ⋅⎜−V ⎝ 2 

TN 

=−571 

. 

⎞ 

⎟ 

⎠ 

Gebiet D: ViH = 2.94V ; VoL = 0.44V 

( ) 2 2 

I = I = 37.5µ A⋅ 4.25 V − V / V 

Q DP i 

IQmax = IQ( V iS) 

= 114,8µ 

A 

Vo/V 

5 

V oH 

V oL 

ViL ViS V iH 

β N 

β P 

V DD-V TP 

Abbildung 6.20: Übertragungscharakteristik des Beispiels 

Abbildung 6.20 zeigt die Übertragungscharakteristik für das Beispiel. Durch Veränderung des 

Weiten-Längenverhältnisses von N- und PMOS-Transistoren verändert sich die Schwellenspannung, 

wie in der Abbildung symbolisiert. Für das Beispiel ergibt sich: 

V 

iS 

β N 

β N 

( = 3) 

= 2. 

03V 

, V iS ( = 0. 

333) 

= 2. 

97V 

β 

β 

P 

P 


ITEM 

5 

Vi/V


Für die Störabstände ergibt sich bei symmetrischen Transistoren: 

NM H = VoH − ViH = 4. 56V − 2. 94V = 162 . V 

NM = V − V = 2. 06V − 0. 44V = 162 . V 

L iL oL 

I D / µA 

100 

50 

10 

1 5 

Abbildung 6.21: Drainstrom des CMOS-Inverters 

Ein symmetrisches stationäres Verhalten des Inverters erfordert β N = β P . Wegen 

⎛W 

⎞ ⎛W 

⎞ 

k N ≈ 2. 

5... 

3⋅ 

kP 

wird dies für ⎜ ⎟ ≈ 2 . 5... 

3⋅ 

⎜ ⎟ erreicht. Wird der NMOS-Transistor als 

⎝ L ⎠ P ⎝ L ⎠ N 

⎛W 

⎞ 2λ 

⎛W 

⎞ 5λ 

Minimaltransistor mit ⎜ ⎟ = realisiert, erfordert dies die Abmessung ⎜ ⎟ ≈ für 

⎝ L ⎠min 

2λ 

⎝ L ⎠ P 2λ 

den PMOS-Transistor. Der Flächenbedarf eines symmetrischen Inverters beträgt damit im 

Minimalfall: 

2 2 2 

A Inv = AN 

+ AP 

= 4λ + 10λ 

= 14λ 

. 

Vi/V 

λ ist dabei die minimale Strukturauflösung der verwendeten Technologie. 


ITEM


6.2.4 Dynamisches Verhalten des CMOS-Inverters 

Zur näherungsweisen Berechnung des dynamischen Verhaltens des CMOS-Inverters wird die 

in Abbildung 6.22 dargestellte Ersatzschaltung verwendet. Die Ersatzkapazität CT faßt interne 

Gatterkapazitäten, Leitungskapazitäten, Verdrahtungskapazitäten und Kapazitäten am Eingangsknoten 

des Folgegatters zusammen. Diese Ersatzkapazität wird von den Transistoren 

des CMOS-Gatters auf bzw. entladen, wobei am Eingang ein idealer Impuls vorausgesetzt 

wird. 

V i 

PMOS 

NMOS 

Abbildung 6.22: Ersatzschaltung zur Berechnung der Verzögerungszeiten eines CMOS Inverters 

V i 

C GDP1 

C GDN1 

V DD 

C JP 

C JN 

V o1 

V DD 

Abbildung 6.23: Inverterkette mit Gatterkapazitäten 

C L 

C T 

V o 

C GSP 

C GDP2 

C GDN2 

C GSN 


ITEM 

V DD 

V o2


Zur Bestimmung der Ersatzkapazität werden die Gatterkapazitäten in Abbildung 6.23 betrachtet. 

CL 

stellt die Leitungskapazität dar. Die weiteren Kapazitäten sind Gate- und Substratkapazitäten. 

Kapazitäten die mit Ein- und Ausgangsknoten verknüpft sind (CGDP, CGDN) werden um 2VDD umgeladen. 

Bezüglich des Signalknotens wirken sie mit dem doppelten Kapazitätswert und werden 

daher doppelt berücksichtigt. Die Ersatzkapazität CT setzt sich demnach wie folgt zusammen: 

CT = 4 CGDP +4 CGDN + CJP + CJN + CL + CGSP + CGSN 

Die Ersatzkapazität teilt sich auf Ein- und Ausgang der aufeinanderfolgenden Inverter und die 

Leitungskapazität auf. Manchmal ist es sinnvoll, diese Aufteilung vorzunehmen: 

CT = Ci + Co + CL mit Ci = 2 CGDN +2 CGDP + CGSP + CGSN ≈ 1.5 COxN +1.5 COxP 

Bei Vernachlässigung von CJ folgt 

CT ≈ 2.5 COxN + 2.5 COxP + CL 

und Co = 2 CGDP +2 CGDN + CJP + CJN ≈ COxN + COxP + CJP + CJN. 

Die Sperrschichtkapazitäten CJP und CJN sind spannungsabhängig. Hierfür wird die Näherung 

C 

J 

⎛ V 

≈ CJ 

⎜ 0 ⋅ 1+ 

⎝ V 

R 

J 

⎞ 

⎟ 

⎠ 

−m 

oder ein Mittelwert angesetzt. 

Die Gate-Kapazität ist ebenfalls spannungsabhängig. Näherungsweise gilt: 

Gesperrt: CGB = CG , CGS = COV , CGD = COV, 

Triodengebiet: CGB = 0 , CGS = 1 2 CG , C GD = 1 2 CG, 

Sättigung: C GB = COV , CGS = 2 3 CG , CGD = COV 

mit C 

G 

εOX 

= ⋅W⋅L d 

OX 

Zur Abschätzung des Zeitverhaltens wird von einem idealen LH- bzw. HL-Übergang am Eingang 

ausgegangen. Exakte Ergebnisse liefert eine Simulation mit einem Schaltungssimulator 

(z.B. SPICE). Die Abschätzung weicht in der Regel um einen Faktor, der geringer als zwei 

ist, vom exakten Ergebnis ab. 

Fallende Flanke am Ausgang: 

Für t > 0 ist der PMOS-Transistor gesperrt. Der NMOS-Transistor ist leitfähig und entlädt 

die auf V DD geladene Ersatzkapazität. Wegen vo(t 

= 0) =V DSN = V DD ist der NMOS 

Transistor in Sättigung, solange gilt: 

v ≥ V −V 

. 

o 

DD 

TN 

Bereich A: v ≥ V −V 

, NMOS in Sättigung 

o 

DD 

TN 

1 

I DN I Nsat = N ⋅ DD − 

2 

( ) 2 

V V 

= β TN , 


ITEM


dvo I N =− 

dt C 

sat , 

T 

v ( 0) 

= V , 

o 

INsat INsat t 

vo() t = VDD − ⋅ t = VDD −VDD ⋅ t = VDD⋅(1 

− ) 

C V ⋅C τ N 

DD 

T DD T 

Der Bereich der Sättigung wird nach der Zeit t A verlassen: 

V 

t = ⋅τ 

. 

TN 

A 

VDD 

N 

Bereich B: v < V −V 

= V , NMOS im Triodengebiet 

o 

DD 

TN 

Nsat 

2 

⎡ 

v ⎤ I I 

iDN = β N ⋅ ⎢ DD TN o ⎥ 

o ⋅ 2 

⎣ 

2 ⎦ VNsat 

VNsat 

dv 

dt 

dv 

dt 

o 

Nsat 

Nsat 2 

( V −V 

) ⋅v 

− = 2⋅ 

⋅v 

− v 

1 ⎡ I 

= − ⋅ ⎢2⋅ 

CT 

⎣ V 

I 

− 

V 

o Nsat ⋅vo 

Nsat 2 

⋅v 

2 o 

Nsat 

Nsat 

⎤ 

⎥ , v ( t ) = V −V 

⎦ 

o A DD TN 

1 1 2 

VNsat 

VNsat 

= − ⋅[ 

2⋅ 

vo 

− ⋅ o ] , mit τ N ' = ⋅CT 

= ⋅τ 

N 

τ ' V 

I V 

o v 

N 

Nsat 

Die Lösung der Differentialgleichung mit Anfangsbedingung lautet: 

⎛−2( ⋅ t−t ) ⎞ A 

2exp ⋅ ⎜ ⎟ 

τ N ' 

vo() t = ( VDD −VTN) ⋅ 

⎝ ⎠ 

. 

⎛−2( ⋅ t−tA) ⎞ 

1+ exp⎜ 

⎟ 

⎝ τ N ' ⎠ 

Nsat 

o 

DD 

VDD 

mit τ N = ⋅CT 

I 

50% des Ausgangspegels wird zur Zeit t erreicht ( vo t 50% = 0.5VDD): 

τ ' ⎛ N V ⎞ TN 

t50% = ⋅ln ⎜3−4⋅ ⎟+ 

t 

2 ⎝ VDD 

⎠ 

Die Verzögerungszeit der fallenden Flanke ergibt sich damit zu: 

A 

. 

50 % 

( ) 

⎡V 

⎛ ⎞⎤ 

TN VDD 

−VTN 

VTN 

VDD 

t = ⋅ ⎢ + 

⎜ − ⋅ ⎟ 

PHL τ N 

ln 3 4 ⎥ mit τ N = ⋅CT 

. 

⎣VDD 

2⋅V 

DD ⎝ VDD 

⎠⎦ 

I Nsat 

Steigende Flanke am Ausgang: 

Die Ersatzkapazität wird durch den PMOS-Transistor aufgeladen, während der NMOS- 

Transistor gesperrt ist. Analog zur fallenden Flanke ergibt sich: 

⎡ V 

⎤ 

TP VDD 

− VTP 

⎛ VTP 

⎞ 

V 

⎢ 

⎜ ⎟ 

DD 

tPLH = τ P ⋅ + ln 

⎜ 

3− 

4⋅ 

⎟⎥ 

mit τ P = ⋅CT 

. 

⎢⎣ 

VDD 

2⋅V 

DD ⎝ VDD 

⎠⎥⎦ 

I Psat 


ITEM 

Nsat


Für die Verzögerungszeit gilt: 

1 

t p = ⋅ PHL + 

2 

( t t ) 

PLH 

. 

Unter der Voraussetzung symmetrischer Transistoren ( I Nsat 

VDD τ N = τ P = ⋅CT 

) folgt: 

I 

= I Psat = I sat , V TN = VTP 

= VT 

, 

sat 

⎡ V 

⎛ ⎞⎤ 

T VDD 

−VT 

VT 

VDD t = ⋅ ⎢ + ⎜ − ⋅ ⎟ 

p τ ln 3 4 ⎥ mit τ = ⋅CT 

. 

⎣VDD 

2⋅V 

DD ⎝ VDD 

⎠⎦ 

I sat 

Für die Daten eines 1.2 µ m - Prozesses mit V = 0. 

75V 

, V = 5V 

ergibt sich damit: 

V 

0 C . 

DD 

t p ≈ . 52 ⋅ ⋅ 

Isat 

T 

T 

Ein symmetrisches dynamisches Verhalten erfordert offensichtlich eine 

Transistordimensionierung, wie sie auch für ein symmetrisches stationäres Verhalten 

erforderlich ist. 

Approximation des dynamischen Verhaltens mittels einer RC-Ersatzschaltung: 

Die o.a. Approximation der Verzögerungszeit beschreibt den jeweils aktiven Transistor durch 

seine Ausgangskennlinie. Eine zusätzliche Vereinfachung ergibt sich, wenn der aktive Transistor 

durch einen Ohmschen Widerstand beschrieben wird. Dies entspricht dann der Schalternäherung 

des Transistors und es gelten die Beziehungen aus Kap. 6.1. Abbildung 6.24 zeigt, 

daß der Schalterwiderstand des aktiven Transistors sinnvollerweise zu 

V 

R S = 

I 

DD 

sat 

gewählt wird. Da der Lasttransistor stets gesperrt ist, ist der Lastwiderstand jeweils beliebig 

groß. Für die Verzögerungszeiten ergibt sich damit entsprechend Kap. 6.1: 

VDD 

t pHL ≈ 0 . 7⋅τ 

N mit τ N = RN ⋅CT 

= ⋅CT 

, 

I 

Nsat 

VDD 

t pLH ≈ 0 . 7⋅τ 

P mit τ P = RP ⋅CT 

= ⋅CT 

, 

I 

Psat 

1 

tp = ⋅ ( tPHL + tPLH) ≈0.7 ⋅ ( Rn + RP) 

⋅C T. 

2 

Für erste Abschätzungen genügt die Näherung: 

t ≈ ( R + R ) ⋅C 

. 

p 

n 

P 

T 


ITEM 

DD


I DN 

R SN=V DD/I Nsat 

Abbildung 6.24: Ersatzwiderstand des NMOS-Transistors 

Unter der Voraussetzung symmetrischer Transistoren ( I Nsat = I Psat = I sat ) folgt: 

V 

0 C . 

DD 

t p ≈ . 7 ⋅ ⋅ 

I sat 

T 

Dieser Wert liegt in der Größenordnung der exakteren Näherung und weicht lediglich um etwa 

30% von dieser ab. Abbildung 6.24 zeigt, daß die Widerstandsnäherung den Transistorstrom 

unterschätzt. Daraus resultiert eine höhere Verzögerungszeit als bei der exakteren Näherung. 

Unter Annahme der Widerstandsnäherung lassen sich die Anstiegs- und Abfallzeiten näherungsweise 

sehr einfach berechnen: 

t f = t10 

% − t90% 

= −τ 

N ⋅(ln0. 

1− 

ln0. 

9) 

= 2. 

2⋅τ 

N und entsprechend 

t = 2 . 2⋅τ 

. 

r 

P 

6.2.5 Prozeßspezifische Zeitkonstante 

Das dynamische Verhalten des Inverters wird durch die Zeitkonstanten τ N und τ P bestimmt. 

Ohne Berücksichtigung der Substratkapazitäten und ohne Berücksichtigung der Leitungskapazität 

wird die Ersatzkapazität lediglich von den Gate-Kapazitäten des Steuer- und des 

Lastinverters bestimmt: 

CT ≈ 4 CGDP +4 CGDN + CGSP + CGSN. 

Im Triodengebiet gilt: 

1 

CGS ≈ CGD 

≈ W ⋅ L ⋅C' 

Ox , C T ≈ 5⋅W ⋅ L ⋅C' 

Ox . 

2 

Für die Zeitkonstanten gilt damit: 

VDD 

VDD 

2 

τ N = ⋅CT 

≈ 

⋅5 

⋅W 

⋅ L ⋅C' 

Ox ∝ L und entsprechend 

I 

W 

Nsat 

2 

0. 

5⋅ 

µ n ⋅ ⋅C' 

Ox⋅( 

VDD 

−VTN 

) 

L 

2 

N L . ∝ τ 

Das dynamische Verhalten des CMOS-Inverters wird also im wesentlichen durch L 2 bestimmt, 

während sich die Gateweite nicht auf die Verzögerungszeiten auswirkt. Die minimale 

Gatelänge legt demnach die Zeitkonstanten eines spezifischen Prozesses fest. Wird besonde- 


ITEM 

V DD 

I Nsat 

V DSN


rer Wert auf minimale Verzögerungszeiten gelegt, wird die Gatelänge minimal gewählt. Die 

Symmetrierung der Transistoren kann dann über die Gateweite vorgenommen werden: 

k N 

Ln = LP 

= Lmin 

, W P = kR ⋅WN 

= ⋅WN 

, kR 

= 2... 

3, 

k 

TN TP V V = , . τ τ τ = = N P 

P 


ITEM


6.3 Statische CMOS-Gatterschaltungen 

Gatterschaltungen realisieren in der Regel invertierte logische Funktionen: 

y = f( x) 

. 

Abbildung 6.25 zeigt das Prinzip einer CMOS-Gatterschaltung. Es besteht aus zwei Netzwerken, 

die die logische Funktion als Schalterfunktion realisieren. Das Pulldown-Netzwerk realisiert 

die logische Funktion mit NMOS-Transistoren, während das Pullup-Netzwerk die 

invertierte logische Funktion mit PMOS-Transistoren realisiert. Ist die logische Funktion erfüllt, 

leitet das Pulldown-Netzwerk und das Pullup-Netzwerk ist gesperrt. Der Signalknoten 

liegt auf Bezugspotential. Ist die logische Funktion nicht erfüllt, sperrt das Pulldown- 

Netzwerk und das Pullup-Netzwerk leitet. Der Signalknoten liegt auf dem Potential der Versorgungsspannung. 

Damit ist die gewünschte, negierte logische Funktion realisiert. 

x 1 ... x n 

... 

... 

Abbildung 6.25: Prinzipielle Funktionsweise statischer CMOS-Gatterschaltungen 

Die UND-Funktion wird in Schalternetzen durch Serienschaltung realisiert. Entsprechend 

wird die ODER-Funktion durch Parallelschaltung realisiert. Gemäß dem Prinzip von De Morgan 

gilt: 

A ∧ B = A∨ 

B , A∨ B = A ∧ B . 

Die Negation einer UND-Funktion erfordert den Ersatz der Serienschaltung durch eine Parallelschaltung 

wobei gleichzeitig die Schalterfunktion negiert wird. Die Negation der Schalterfunktion 

wird durch den Wechsel der Transistorpolarität erreicht. Entsprechend erfordert die 

Negation der ODER-Funktion den Ersatz der Parallelschaltung durch eine Serienschaltung 

einschließlich des Wechsels der Transistorpolarität. 

6.3.1 NAND-Gatter 

Abbildung 6.26 zeigt das Beispiel eines NAND-Gatters. Das Pulldown-Netzwerk realisiert 

die UND-Funktion durch Serienschaltung von NMOS-Transistoren. Die invertierte Schaltfunktion 

wird im Pullup-Netzwerk durch Parallelschaltung von PMOS-Transistoren realisiert. 

- Für A = B = 1 leitet das Pulldown-Netzwerk und das Pullup-Netzwerk sperrt. Für den 

Ausgangsknoten gilt damit F=0. 

- Für A = 1 ∧ B = 0 ∨ A = 0 ∧ B = 1 ∨ A = 0 ∧ B = 0 sperrt das Pulldown-Netzwerk und 

das Pullup-Netzwerk leitet. Für den Ausgangsknoten gilt damit F=1. 


ITEM 

f 

f 

V DD 

P 

N 

y


Damit gilt: 

F = A⋅ 

B . 

Abbildung 6.26: CMOS-NAND-Gatter mit 2 Eingängen 

A 

M3 

B 

V DD 

M2 

M1 

M4 

Wird ein vergleichbares symmetrisches stationäres und dynamisches Verhalten wie beim 

Inverter gefordert, müssen die Transistorgeometrien geeignet gewählt werden. Damit die 

Kette aus zwei NMOS-Transistoren dem NMOS-Transistor des Inverters entspricht, ist eine 

Verdopplung der Weite notwendig. Bei minimaler Länge ergibt dies eine 

⎛W 

⎞ 4λ 

Transistorabmessung ⎜ ⎟ = . Die PMOS-Transistoren werden wie beim Inverter 

⎝ L ⎠ N 2λ 

dimensioniert, weil im ungünstigsten Fall nur ein Transistor leitet. Der Flächenbedarf des 2fach 

NAND-Gatters wird dann zu: 

2 2 2 

A = 2⋅ 

2⋅ 

A + 2⋅ 

A = 16λ 

+ 20λ 

= 36λ 

= 2, 

6⋅ 

A 

NAND2 

N 

P 

Ein NAND-Gatter mit n Eingängen wird durch n NMOS-Transistoren im Pulldown-Netzwerk 

und durch n PMOS-Transistoren im Pullup-Netzwerk realisiert. Die NMOS-Transistoren 

müssen mit n-facher Weite realisiert werden. Der Flächenbedarf des n-fach NAND beträgt 

damit: 

2 

2 2 

2 

2 

ANANDn = n ⋅ AN 

+ n ⋅ AP 

= 4⋅ n ⋅λ 

+ 10⋅ 

n ⋅λ 

= n ⋅( 

4n 

+ 10) 

⋅λ 

n 2 3 4 

ANAND/λ 2 36 66 104 

Der Entwurf unter Beachtung der Flächenverhältnisse wird als ratioed design bezeichnet. 

Trotz der Einhaltung der Flächenverhältnisse verschlechtern sich die Verzögerungszeiten. 

Dieser Effekt begründet sich mit der erheblichen Erhöhung der Ersatz-Lastkapazität CT sowie 

dem Effekt, daß die Entladung dieser Kapazität über Transistorketten erfolgt, wie dies in 


ITEM 

Inv 

F


Abbildung 6.27 dargestellt ist. Die Erhöhung der Substratspannung in der NMOS-Kette bewirkt 

eine höhere Schwellenspannung der Transistoren und damit einen höheren "Widerstand", 

der einen geringeren Entladestrom zur Folge hat. 

N 

N 

N CL1 CL2 CT 

Abbildung 6.27: Schematische Darstellung des Pull-Down-Netzwerkes 

VSB1 

Zur Flächeneinsparung können Transistorabmessungen wie beim Inverter verwendet werden: 

2 

2 

2 

A N = 4λ , AP 

= 10λ , ANAND = n⋅14λ 

. 

Diese Art des Entwurfs ohne Beachtung der Flächenverhältnisse wird als ratioless design bezeichnet. 

Ratioless design bewirkt eine deutliche Erhöhung der Verzögerungszeiten: 

t pHL n⋅ 

t pHL, 

INV , t pLH > t pLH , INV 

> . 

6.3.2 NOR-Gatter 

Abbildung 6.28 zeigt ein CMOS-NOR-Gatter mit zwei Eingängen. Im Pulldown-Netzwerk 

wird die ODER-Funktion als Schalterfunktion mit NMOS-Transistoren realisiert. Entsprechend 

wird im Pullup-Netzwerk die UND-Funktion mit PMOS-Transistoren realisiert. 

- Für A = 1 ∧ B = 0 ∨ A = 0 ∧ B = 1 ∨ A = 1 ∧ B = 1 leitet das Pulldown-Netzwerk und das 

Pullup-Netzwerk sperrt. Für den Ausgangsknoten gilt damit F=0. 

- Für A = 0 ∧ B = 0 sperrt das Pulldown-Netzwerk und das Pullup-Netzwerk leitet. Für den 

Ausgangsknoten gilt damit F=1. 

Damit gilt: 

F = A + B . 


ITEM 

VSB2 

VSB3


A B 

Abbildung 6.28: CMOS-NOR mit 2 Eingängen 

Der Flächenbedarf für NOR-Gatter ist größer als bei NAND-Gattern. Für ein NOR-Gatter mit 

n Eingängen ergibt sich folgender Flächenbedarf: 

Ratioed Design: 

Ratioless Design: 

VDD 

2 

ANANDn = n ⋅ AN 

+ n ⋅ AP 

= n⋅ 

4 + 10n 

2 

( ) ⋅λ 

n 2 3 4 

ANOR/λ 2 48 102 176 

2 

ANANDn = n⋅14λ 

t 

pLH 

> 

n ⋅t 

pLH , INV , t pHL > t pHL, 

INV 

Die Verzögerungszeiten werden durch die erhöhten Lastkapazitäten, die Aufladung der Lastkapazitäten 

über die PMOS-Kette sowie durch die erhöhten Schwellenspannungen in der 

PMOS-Kette ungünstig beeinflußt. 


ITEM 

F


6.3.3 Komplexe logische Funktionen 

Komplexe logische Funktionen können wie üblich durch die Verschaltung von Grundgattern 

(AOI: AND-OR-INVERT) realisiert werden. In der Regel ist es jedoch hinsichtlich Flächenbedarf 

und Verzögerungszeit günstiger, diese als CMOS-Funktionalschaltungen zu realisieren. 

Als Beispiel soll die Funktion 

( D + E) 

C 

F = A⋅ 

B + ⋅ 

realisiert werden. Eine Realisierung mit Grundgattern (AOI) 

( D + E) 

⋅C 

= A⋅ 

B ⋅( 

D + E) 

⋅C 

= A⋅ 

B ⋅( 

D + E) 

C 

F = A⋅ 

B + 

⋅ 

erfordert ein NOR2-Gatter, drei NAND2-Gatter und 2 Inverter. Dies ergibt einen Flächenbe- 

2 

darf von 184 ⋅λ 

. Der längste Signalpfad umfaßt 5 Gatter. Die Gesamtverzögerungszeit entspricht 

damit etwa 5 Verzögerungszeiten eines CMOS-Inverters. 

E 

D 

C 

A 

B 

15 λ 

2 λ 

15 λ 

2λ 

15 λ 

2λ 

4 λ 

2 λ 

4 λ 

2 λ 

V DD 

10 λ 

2 λ 

15 λ 

2 λ 

4λ 

2λ 

4 λ 4 λ 

2 λ 2 λ 

Abbildung 6.29: CMOS-Funktionalschaltung 

Abbildung 6.29 zeigt eine Realisierung der Funktion als CMOS-Funktionalschaltung. Die 

Schaltungen der Netzwerke lassen sich einfach aus der Boolschen Gleichung ableiten: 

Pulldown-Netzwerk: (A in Serie mit B) parallel zu [C in Serie mit (D parallel zu E)] 

Pullup-Netzwerk: (A parallel B) in Serie zu [C parallel zu (D in Serie mit E)] 

In der Abbildung sind die Gateabmessungen für ratioed design angegeben. Insgesamt ergibt 

2 

sich ein Flächenbedarf von 180 ⋅λ 

, der dem der Gatterimplementierung entspricht. Die 

Verzögerungszeit entspricht etwa der eines Inverters und ist damit erheblich günstiger. 

2 

Für ratioless design ist der Flächenbedarf 70⋅ λ und für die Verzögerungszeiten gilt: 


ITEM 

Z


t pHL > 2⋅ t pHL, 

INV , t pLH > 3⋅ 

t pHL, 

INV , t p > 2. 

5⋅ 

t pHL, 

INV 

Bei deutlich reduziertem Flächenbedarf ist die Verzögerungszeit etwas günstiger als im Fall 

der AOI-Implementierung. 

6.3.4 Pseudo-NMOS-Schaltung 

Vollständige CMOS-Realisierungen statischer Gatterschaltungen sind sehr platzaufwendig. 

Durch das Ersetzen des Pullup-Netzwerkes durch einen leitenden PMOS-Transistor kann dieser 

Platzaufwand nahezu halbiert werden. Das NMOS-Pulldown-Netzwerk arbeitet mit einem 

Lasttransistor. Dies entspricht prinzipiell der Funktion der inzwischen veralteten NMOS- 

Logik. Daraus folgt die Bezeichnung Pseudo-NMOS-Logik. 

Ebenso wie bei der NMOS-Logik fließt im Low-Zustand am Ausgang ein Querstrom und es 

wird stationäre Verlustleistung benötigt. Die Verlustleistung kann durch Verlängerung des 

PMOS-Transistors auf Kosten der Verzögerungszeit reduziert werden. Um ein hinreichend 

niedriges VOL 

zu erhalten, sind breite NMOS-Transistoren im Pulldown-Netzwerk erforderlich. 

VDD 

NMOS 

Pull-Down 

Netzwerk 

Abbildung 6.30: Pseudo-NMOS-Gatterschaltung 

Für einen Pseudo-NMOS-Inverter ergibt sich die erforderliche Dimensionierung des NMOS- 

Transistors in Abhängigkeit von der geforderten Ausgangsspannung im L-Zustand (V oL ) zu: 

( VDD − | VTP 

| ) 

( ) 

⎛W ⎞ ⎛W ⎞ kP 

⎜ ⎟ = ⎜ ⎟ ⋅ ⋅ 

2 

⎝ L ⎠ ⎝ L ⎠ k 2⋅ 

V −V ⋅ V + V OL 

Beispiel: P 

N P N DD TN OL 

k 2.5 

= , | V TP | = VTN = 0.75V , VDD = 5V , VOL = 0.2V , 

k 1 

W ⎛ ⎞ 

⎜ ⎟ = 1 

⎝ ⎠ 

N 

⎛W 

⎞ 

⎜ ⎟ 

⎝ L ⎠ 

N 

≈ 

⎛W 

⎞ 

4 . 3⋅ 

⎜ ⎟ 

⎝ L ⎠ 

P 

2 


ITEM 

F 

L P


Die Realisierung des NMOS-Pulldown-Netzwerkes ist sehr flächenauwendig. Daher sollten 

NAND-Strukturen vermieden und NOR-Strukturen bevorzugt werden. Sinnvolle Anwendungen 

der Pseudo-Logiken sind z.B. strukturierte NOR-basierte Logikarrays, wie beispielhaft in 

Abbildung 6.31 dargestellt. 

Abbildung 6.31: Pseudo-NMOS-NOR-Array 

A 

B 

X 

6.3.5 Transmission Gates 

Abbildung 6.32 zeigt je einen PMOS- und einen NMOS-Pass-Transistor. Beide Transistoren 

schalten das an A liegende Potential auf B, wenn das Kontrollsignal an C den Transistor einschaltet. 

Der Kondensator am Ausgang wird entsprechend geladen oder entladen: 

V 

A 

V DD 

= VDD 

, VB 

( 0) 

= 0 : Beide Kondensatoren werden geladen. Beim NMOS-Transistor wirkt 

B = VDD −VTN 

V = 

B als Source. Da der NMOS-Transistor nur für V GS TN leitet, wird der Kondensator lediglich 

auf V geladen. Beim PMOS-Transistor erfolgt die Aufladung des Kondensators 

jedoch bis V . 

V ≥ 

A 

B 

B 

DD 

DD 

V = 0 , V ( 0) 

= V : Beide Kondensatoren werden entladen. Beim PMOS-Transistor wirkt 

B als Source. Da der PMOS-Transistor nur für V GS ≤ VTP 

< 0 leitet, wird der Kondensator lediglich 

auf B TP V = 

B 0 = 

V entladen. Beim NMOS-Transistor erfolgt die Entladung des Kondensators 

jedoch bis V . 

Die Pass-Transistoren wirken wie Schalter, wobei der PMOS-Transistor den H-Pegel ohne 

Spannungsverlust schaltet, während beim NMOS-Transistor eine Spannungsdifferenz in Höhe 

der Schwellenspannung verbleibt. Entsprechend schaltet der NMOS-Transistor den L-Pegel 

ohne Spannungsverlust, während beim PMOS-Transistor eine Pegeldifferenz in Höhe der 

Schwellenspannung verbleibt. 


ITEM 

F


A 

A 

V DD 

0 

C 

0 

Abbildung 6.32: Pass-Transistoren 

Das Problem des Spannungsverlusts wird durch Parallelschalten eines PMOS- und eines 

NMOS-Transistors, wie in Abbildung 6.33 dargestellt, vermieden. Die Transistoren werden 

mit komplementären Kontrollsignalen gesteuert. Rechts ist das Schaltsymbol des CMOS- 

Transmission-Gates dargestellt. CMOS-Transmission-Gates werden als Schalter- oder primitive 

Logikelemente eingesetzt. Das Transmission-Gate stellt einen symmetrischen Schalter 

dar. 

A B 

Abbildung 6.33: CMOS-Transmission-Gate 

V i 

C 

C 

C 

C 

C 

V DD 

C T 

B 

B 

C T 

C T 

C 

A B 

Abbildung 6.34: CMOS-Transmission-Gate mit Lastkapazität 

Abbildung 6.34 zeigt ein Transmission-Gate mit Lastkapazität, das sich wie folgt verhält: 

C = 0: Knoten Vo ist isoliert, CT bleibt im ursprünglichen Zustand. 

C = 1: Vi = VDD ⇒ CT wird auf VDD aufgeladen, 

Vi = 0 ⇒ CT wird entladen. 


ITEM 

V o 

C


Das dynamische Verhalten kann durch ein einfaches Schaltermodell entsprechend Abbildung 

6.35 beschrieben werden. Der Ersatzwiderstand ergibt sich zu: 

R = R || R . 

T 

N 

P 

R N , RP 

sind die Ersatzwiderstände des NMOS- bzw. des PMOS-Transistors gemäß Kap. 

6.2.4: 

V 

V 

DD 

DD 

RN ≈ , RP ≈ . 

I Nsat I Psat 

Im Fall des „ratioed design“ ergibt sich mit symmetrischen NMOS- und PMOS-Transistoren 

mit βN β und V = P TN = |VTP|: 

V 

DD τ T = ⋅CT 

, 

2⋅ 

I Nsat 

t ≈ t ≈ 0 . 7⋅τ 

. 

pLH 

pHL 

T 

Abbildung 6.36 zeigt den zeitlichen Verlauf des Ausgangssignals nach Einschalten des Transmission-Gates 

für unterschiedliche Eingangssignale. 

V i 

C = 1 

Abbildung 6.35: Dynamische Ersatzschaltung eines CMOS-Transmission-Gate 

Vo 

VDD 

Vo = 0 

Vi = VDD 

C=1 

Vo = VDD 

Vi = 0 

Abbildung 6.36: Zeitlicher Verlauf der Ausgangsgröße beim Transmission-Gate 

Im Fall ohne Flächenanpassung (ratioless design) gilt: 

V 

2 τ C . 

DD 

RP ≈ . 5⋅ 

RN 

⇒ RT 

≈ 0. 

7⋅ 

RN 

⇒ T ≈ 0. 

7⋅ 

⋅ 

I Nsat 

Anwendungsgebiete von Transmission-Gates: 

• An- und Ausschalten eines Taktes 

• Öffnen/Schließen eines Rückkopplungszweiges 


ITEM 

R T 

T 

t 

C T 

V o


• Speichern eines Zustands am Ausgangsknoten 

• Vereinfachte Logik 

• Multiplexer / Demultiplexer 

Beispiel 1: Vereinfachte Logikschaltungen mit Transmission-Gates am Beispiel eines XOR- 

Gatters 

Tabelle 5.1: Logiktabelle des XOR-Gatters 

A B A XOR B 

0 0 0 

0 1 1 

1 0 1 

1 1 0 

Y = a⋅ b+ a⋅ b= a⋅ b+ a⋅ b= a+ b+ a+ b= a+ b+ a+ b 

Die Realisierung des XOR mit Standard-Gattern benötigt entweder 3 Inverter und 3 NOR(2)- 

Gatter oder 2 Inverter und 3 NAND(2)-Gatter. Durch die Verwendung einer Transmission- 

Gate-Schaltung werden nur 8 Transistoren zur Realisierung der Schaltungsfunktion benötigt, 

wenn man zusätzlich den Aufwand zur Invertierung der Eingangssignale berücksichtigt (vgl. 

Abbildung 6.37). 

A 

B 

A 

B 

Abbildung 6.37: XOR mit Transmission-Gates mit 2 Eingängen 

Die XOR-Funktion läßt sich auch durch die Schaltung in Abbildung 6.38 bestehend aus einem 

Transmission-Gate und einem Inverter realisieren. Der zusätzliche Aufwand zur Invertierung 

von B muß hinzugerechnet werden. 


ITEM 

Z


Abbildung 6.38: Vereinfachte XOR-Schaltung 

B 

A 

B 

Beispiel 2: Öffnen und Schließen von Rückkopplungszweigen, D-Flipflop 

Bei der in Abbildung 6.39 dargestellten Schaltung handelt es sich um ein setz- und rücksetzbares 

D-Flipflop. 

R 

S 

D 

C 

C 

>1 

- 

C 

>1 

- 

C C 

Abbildung 6.39: Flip-Flop mit Transmission-Gates 

Funktionsweise der Schaltung: 

C = 1: Master hält Zustand, Slave liefert Zustand an Q bzw. negierten Zustand an Q , 

C = 0: Master übernimmt Zustand von D, Slave hält Zustand. 

Bei ansteigender Flanke an C wird der Zustand vom Master kapazitiv gehalten und an den 

Slave weitergegeben. 

R = 0, S = 1: Master und Slave werden gesetzt, 

R = 1, S = 0: Master und Slave werden zurückgesetzt. 

Beispiel 3: Multiplexer, Demultiplexer 

Abbildung 6.40 zeigt eine Multiplexerschaltung mit Transmission-Gates. Abhängig von den 

Kontrollsignalen Ci 

wird das Eingangssignal auf einen der Ausgänge geschaltet. Da die 

Transmission-Gates symmetrisch zwischen Aus- und Eingängen sind, kann die Schaltung 

ebenso als Demultiplexer genutzt werden. Abhängig von den Kontrollsignalen wird einer der 

Eingänge B ausgewählt. Dessen Signal wird auf den Ausgang A geschaltet. 

i 


ITEM 

C 

>1 

- 

C 

C 

Z 

>1 

- 

Q 

Q


Abbildung 6.40: Multiplexer, Demultiplexer 

A 


ITEM 

C 1 

C 2 

B 1 

B 2


6.4 Dynamische CMOS-Logik 

Der Schaltungsaufwand für statische CMOS-Logik ist verhältnismäßig groß. Sowohl im Pulldown- 

als auch im Pullup-Netzwerk wird die logische Funktion oder ihre Inverse als Schalterfunktion 

realisiert. In dieser Hinsicht ist die statische CMOS-Logik redundant. Jeder Eingang 

ist mit zwei Gates verbunden. Insbesondere wenn die Flächenverhältnisse zur Symmetrierung 

eingehalten werden (ratioed design) wird die kapazitive Last am Eingang und der Flächenaufwand 

relativ groß. 

Bei der dynamischen Logik entfällt das redundante Pullup-Netzwerk. Zusätzlich wird die logische 

Information als Ladung auf einer Knotenkapazität gespeichert, wie dies in Abbildung 

6.41 dargestellt ist. Die Knotenkapazität C n faßt alle mit dem Knoten verknüpften Gate-, Leitungs- 

und Sperrschichtkapazitäten zusammen. Ist das Transmission-Gate eingeschaltet, wird 

je nach logischen Zustand am Knoten A, die Knotenkapazität auf V DD geladen oder entladen. 

Der Zustand bleibt nach Abschalten des Transmissiongates erhalten. Der invertierte Zustand 

erscheint am Ausgang D des Inverters. Sperrströme von Diffusionsgebieten, die mit dem 

Knoten verknüpft sind, entladen die Knotenkapazität. Die Zeitkonstante des Entladevorgangs 

beträgt einige zehn Millisekunden. Die Information muß demnach über das Transmissiongate 

mit einem Takt φ von einigen 100 Hz Taktfrequenz aufgefrischt werden. 

A B 

φ 

C n 

Abbildung 6.41: Speicherung logischer Zustände auf einer Knotenkapazität 

Abbildung 6.42 zeigt, wie mit diesem Prinzip auf einfache Weise ein Schieberegister aufgebaut 

werden kann. Voraussetzung dafür ist, daß sich die beiden Takte φ1 und φ2 

nicht überlappen, 

wie dies in der Abbildung dargestellt ist. Die Auffrischung der Ladung erfolgt bei jedem 

Schiebetakt durch die Inverter. 


ITEM 

D


φ 1 

φ 2 

A 

φ 1 

C n 

B 1 B 2 B 3 

φ C 2 φ C n n 

1 

Abbildung 6.42: Schieberegister mit nicht-überlappendem Taktschema 

6.4.1 Precharge-Evaluation-Logik (PE) 

Die PE-Logik (Abbildung 6.43) realisiert das dynamische Prinzip auf einfache Weise. Es wird 

ein einfacher Takt (Clk) verwendet: 

- φ = 0 : Die Knotenkapazität n des Ausgangsknotens wird auf V vorgeladen (Precharge-Phase). 

C DD 

- φ = 1: 

Die logische Funktion wird ausgewertet, d.h. das Pulldown-Netzwerk entlädt die 

Knotenkapazität oder beläßt die Ladung auf der Knotenkapazität: 

A ⋅ B + C = 1: 

= 0 , wird entladen, 

C 

Z n 

A ⋅ B + C = 0: 

= 1, 

bleibt geladen. 

C 

φ 

Z n 

A 

B 

V DD 

Precharge-Transistor 

Evaluate-Transistor 

Abbildung 6.43: Einfache dynamische Grundschaltung 


ITEM 

C 

C n 

Z 

t 

t


Die PE-Logik zeigt die wesentlichen Vorteile des dynamischen Logikkonzepts gegenüber 

statischer Logik: 

- Das Pullupnetzwerk wird durch den PMOS-Takttransistor und die Knotenkapazität 

ersetzt. Die Transistorzahl wird damit reduziert. 

- Da lediglich die kleine Knotenkapazität geladen und entladen werden muß, sind 

die Flächenansprüche an die Takttransistoren und an das NMOS- 

Pulldownnetzwerk gering. In der Regel können Minimaltransistoren verwendet 

werden. 

- Die Eingangskapazität ist wegen der fehlenden PMOS-Transistoren im Pullupnetzwerk 

deutlich geringer als bei statischer Logik. Die geringere Eingangskapazität 

resultiert in geringere Verzögerungszeiten. 

Die wesentlichen Nachteile sind: 

- Der zusätzliche Aufwand für die Taktgenerierung und die Verteilung des Takts. 

- Oft sind komplizierte Taktschemata (z.B. nichtüberlappende Takte) erforderlich. 

- Die Taktfrequenz darf nicht beliebig reduziert werden, da dann die Knotenkapazitäten 

durch parasitäre Sperrströme entladen werden. 

- Der hochimpedante Ausgangsknoten ist empfindlich gegen Störungen, z.B. durch 

kapazitive Signaleinkopplung. 

- Die logische Funktion steht zeitlich nur teilweise (und zwar nicht in der Precharge-Phase) 

zur Verfügung. 

- Durch Ladungsteilung mit anderen Knotenkapazitäten (charge sharing) wird die 

Spannung am Speicherknoten reduziert. 

Bei der Kaskadierung von PE-Gattern kann das sog. Race-Problem auftreten. Wird Knoten 

N1 

, wie in Abbildung 6.44 dargestellt, durch eine Transistorkette entladen, ist dieser Entladevorgang 

möglicherweise relativ langsam. Dies löst eine ungewollte Teilentladung des Knotens 

N2 

über den Transistor M1 aus, bis die Schwellenspannung von M1 unterschritten wird. 

Das Race-Problem kann durch komplizierte Taktschemata vermieden werden. 


ITEM


CLK 

Abbildung 6.44: Race-Problem bei kaskadierter PE-Logik 

VDD 

N1 

CLK 

6.4.2 Domino-Logik 

Die Domino-Logik (Abbildung 6.45) vermeidet das Race-Problem, indem durch statische Inverter 

die Eingangstransistoren der nachfolgenden Schaltungsstufe gesperrt werden. Damit 

wird sichergestellt, daß der Vorladezustand gehalten wird. 

Nachteilig an der Domino-Logik ist, daß aufgrund der zusätzlichen Inverter keine negierten 

Logikfunktionen zur Verfügung stehen. Die Gatterverzögerung wird durch die zusätzlichen 

Inverter vergrößert. 

CLK 

VDD 

Abbildung 6.45: Domino-Grundschaltung 

N 1 

1 

CLK 

N2 

6.4.3 Verbesserte Domino-Logik (NORA-, No-race logic) 

Die NORA-Logik ist gekennzeichnet durch alternierend kaskadierte PMOS- und NMOS- 

Blöcke, die entsprechend auf VDD bzw. VSS vorgeladen werden. Damit werden in der Precharge- 

Phase die Transistoren der nächsten Kaskode gesperrt. Soll ein Ausgangssignal einer NMOS- 

Stufe auf eine weitere NMOS-Stufe geschaltet werden, so kann dies nur durch die Zwischen- 


ITEM 

M1 

M1 

VDD 

VDD 

N3 

1 

N2 

N4


schaltung eines Inverters geschehen. Damit bietet auch die NORA-Logik nur eingeschränkte 

Flexibiltät. Ein weiteres Problem ist das charge-sharing. Knotenkapazitäten mit VK = 0 werden 

in der Auswertephase parallel zum Ausgangsknoten, der nicht entladen werden sollte, geschaltet 

(siehe Abbildung 6.46). Ein Teil der Ladung von Cn dient zum Aufladen der Knotenkapazitäten 

CK - es resultiert ein Spannungsabfall an Cn. 

V DD 

zu anderen 

n-Logik-Blöcken 

1 

n-Logik- 

Block 

C K 

zu anderen 

p-Logik-Blöcken 

V DD 

zu anderen 


p-Logik- 

Block 

CLK CLK 

CLK 

1 

zu anderen 

n-Logik-Blöcken 

Abbildung 6.46: Verbesserte Domino-Logik (Nora-Logik) 

C n 

V DD 

n-Logik- 

Block 

1 

zu anderen 


zu anderen 

n-Logik- 

Blöcken 

6.4.4 Clocked-CMOS-Logik (C 2 MOS) 

C 2 MOS (Abbildung 6.47 zeigt einen Inverter, Abbildung 6.48 zeigt ein Logik-Gatter) verfügt 

wie statische CMOS-Gatter über vollständige Pullup- und Pulldownnetze. Zusätzlich werden 

zwei Takttransistoren benötigt. 

- φ = 1: Logik wird ausgewertet, Cn wird geladen bzw. entladen. 

- φ = 0: Der letzte Ausgangszustand wird auf Cn gehalten. 

Obwohl für die Realisierung einer dynamischen Gatterfunktion mehr Transistoren als bei der 

statischen Realisierung notwendig sind, ergibt sich ein geringerer Flächenbedarf, da Minimaltransistoren 

verwendet werden können. Weiterhin zeichnet sich C 2 MOS durch eine geringere 

Anzahl von Kontakten und weniger Überkreuzungen der Wannen aus. 


ITEM


φ 

V i 

V DD 

Abbildung 6.47: C 2 MOS-Inverter 

φ 

D 

E 

A 

CLK 

CLK 

Abbildung 6.48: C 2 MOS-Funktionalschaltung 

A 

V o 

V i 

VDD 

B D 

E 


ITEM 

C 

B 

F 

C 

V DD 

φ 

φ 

V o


6.5 MOS Ein-/Ausgangsschaltungen 

6.5.1 Ausgangs-Treiberschaltungen 

Häufig müssen, insbesondere am Chip-Ausgang, hohe kapazitive Lasten bei minimalen Verzögerungszeiten 

versorgt werden. Bei vorgegebener Lastkapazität kann der Ausgangsinverter 

mit einer mit dem Faktor a multiplizierten Weite realisiert werden, um den Ersatzwiderstand 

und damit die Zeitkonstante zu reduzieren. Letztlich wird dadurch nichts gewonnen, da die 

Eingangskapazität des Inverters und damit die Lastkapazität des letzten Standardinverters mit 

diesem Faktor multipliziert wird. Wird statt eines Inverters eine Kette von n Invertern verwendet, 

deren Weite jeweils mit dem Faktor a gegenüber dem jeweiligen Vorgänger vergrößert 

wird, ergibt sich für die Verzögerungszeit: 

RN 

+ RP 

2 RN 

+ RP 

n−1 

t p ≈ ( RN 

+ RP 

) ⋅( 

Co1 

+ a ⋅Ci1 

) + ⋅( 

a ⋅Co1 

+ a ⋅Ci1 

) + .... + ⋅( 

a ⋅C 

1 ) 

n 1 

o + CL 

. 

− 

a 

a 

Ci1 ≈ 2⋅ 

( CGDP 

+ CGDN 

) + CGSP 

+ CGSN 

≈1. 

5⋅ 

COxP 

+ 1. 

5⋅ 

COxN 

bezeichnet die Eingangskapazität 

n 

des Standartinverters. Der Faktor a kann nun so gewählt werden, daß C L = a ⋅C 

i1 

gilt. Dann 

folgt für die Verzögerungszeit: 

CL 

n 

t p ≈ n ⋅( 

RN 

+ RP 

) ⋅( 

Co1 

+ ( ) ⋅Ci1 

) 

C 

1 

1. 

5 

Das Minimum der Verzögerungszeit ergibt sich für 

CL 

n ≈ ln . 

C 

mit C o1 

≈ 2⋅ ( CGDP + CGDN 

) ≈ COxP 

+ COxN 

≈ ⋅Ci1 

i1 

i1 

1 

Soll z.B. eine Last von CL zeit von 

= 1000⋅ Ci1 

getrieben werden, folgt mit n ≈ 7 eine Verzögerungs- 

t ≈ ⋅( 

R + R ) ⋅( 

C + 2. 

7 ⋅C 

) ≈ 7 ⋅( 

R + R ) ⋅2 

⋅( 

C + C ) = 14⋅ 

( R + R ) ⋅( 

C + C ) . 

p 

7 N P o1 

i1 

N P 

o1 

i1 

N P o1 

i1 

Würde die Last direkt von einem Standardinverter getrieben, ergäbe sich eine um den Faktor 

43 größere Verzögerungszeit: 

t ≈ R + R ) ⋅1000⋅ 

C ≈ 600⋅ 

( C + C ) ≈ 43⋅ 

t . 

pS 

( N P 

i1 

o1 

i1 

6.5.2 Leitungstreiber 

Bei langen Leitungen, wie sie z.B. bei der Verteilung von Takten oder bei Bus-Strukturen erforderlich 

sind, muß die verteilte RC-Struktur (siehe Abbildung 6.49) berücksichtigt werden. 

Bis hin zu Frequenzen von 30 - 40GHz braucht der Induktivitätsbelag der Leitungen nicht berücksichtigt 

werden. Mit den Parametern: 

∆R 

∆C 

r = - Widerstandsbelag, c = - Kapazitätsbelag, l - Leitungslänge 

∆l 

∆l 

berechnet sich die Verzögerungszeit näherungsweise zu: 

t t r c 

2 

2 

pLH ≈ pHL ≈0.7⋅ ⋅ ⋅l , t p ( r, 

c, 

l) 

≈ 0. 

7⋅ 

r ⋅c 

⋅l 

. 


ITEM 

p


Demnach besteht eine quadratische Abhängigkeit der Verzögerungszeit von der Leitungslänge. 

Abbildung 6.49: Verteilte RC-Leitung 

Wird die Verzögerungszeit aufgrund der Leitungslänge zu groß, so kann die Leitung, wie in 

Abbildung 6.50 dargestellt, in n-Abschnitte unterteilt und das Signal durch Inverter (Repeater) 

aufgefrischt werden. 

Abbildung 6.50: Leitung mit Repeatern 

Die Verzögerungszeit ergibt sich zu: 

⎛ l ⎞ 

t ( n) ≈0.7⋅r⋅c⋅⎜ ⎟ ⋅ n+ ( n−1) ⋅t 

⎝n⎠ p prep 

Daraus resultiert: 

() 

( ) 

2 

t p 1 0.7 ⋅r⋅c⋅l = 

2 

tpn ⎛ l ⎞ 

0.7 ⋅r⋅c⋅⎜ ⎟ ⋅ n+ ( n−1) t 

⎝n⎠ 2 

prep 

. 

Ist die Verzögerungszeit der Repeater klein gegenüber der Verzögerungszeit der Leitungsstücke, 

ist die Aufteilung bereits für n > 2 günstiger. 

1 

1 

Beispiel: tpRep ≈ 0 , n = 2 ⇒ t p ( 2) 

= t p ( 1) 

, t p ( 3) 

= t p ( 1) 

2 

3 


ITEM


6.5.3 Bustreiber 

An einem Bussystem können mehrere Sender und Empfänger angeschlossen sein. Es darf 

allerdings nur ein Sender aktiv sein und das Leitungspotential vorgeben. Alle weiteren Sender 

müssen inaktiv sein und dürfen die Busleitung nicht belasten (vgl. Abbildung 6.51, unten), 

d.h. ihr Ausgang muß hochimpedant sein. 

Sender Sender Sender 

Sender Sender Sender 

Empf. 

nicht erlaubt 

Abbildung 6.51: Busssysteme 

Ausgangsstufen, die neben dem High- und Low-Pegel zusätzlich einen hochohmigen Zustand 

(Z) annehmen können werden als Tristate-Ausgänge bezeichnet. Abbildung 6.52 zeigt einen 

Inverter mit Tristate-Ausgang. 

V in 

Datensignal 

Abbildung 6.52: Tristate-Inverter 

1 

Enablesignal 

E 

& 

> 

=1 

V in,P 

Empf. 

V DD 

1 V out 

V in,N 

Der Ausgang wird durch das Enable-Signal E = 0 aktiviert. 

E = 0: Vin,N = Vin , Vin,P = Vin : die Ausgangsstufe wirkt wie ein CMOS-Inverter: Vout=V 

in 

E = 1: Vin,N = 0, Vin,P = VDD : NMOS- und PMOS-Transistor sind gesperrt, der Ausgang 

ist im hochimpedanter Zustand 


ITEM


Der C 2 MOS-Inverter aus Abbildung 6.47 kann ebenfalls als Tristate-Inverter genutzt werden. 

Mit φ = 0 ist der Ausgang im hochimpedanten Zustand, während für φ = 1das 

Eingangssignal 

invertiert wird. 

6.5.4 Pads 

Ein- und Ausgänge werden an der Peripherie des Chips durch quadratische Metallflecke, den 

Pads gebildet. Diese werden über Bonddrähte mit den Anschlüssen des Gehäuses verschaltet. 

Bondpads werden als Standardelemente in Bibliotheken für jede Technologie angeboten und 

sollten unverändert übernommen werden. In der Regel werden Pads zur Spannungsversorgung 

an definierten Stellen der Chipperipherie platziert. Häufig werden mehrere Versorgungspads 

zur besseren Spannungsversorgung vorgesehen. Es ist üblich, bei gemischt analog/digitalen 

Schaltungen unterschiedliche Pads zur Versorgung von analogen und digitalen 

Schaltungsteilen zu verwenden, um das Übersprechen von digitalen Signalen auf analoge 

Schaltungsteile zu minimieren. 

2 

Die üblichen Padabmessungen liegen z.B. bei einem 0,8 µm CMOS-Prozess bei 85 x 85µ m . 

Der Padabstand entspricht in der Regel der Seitenabmessung der Pads. Werden verhältnismäßig 

viele Pads im Vergleich zur Schaltungsfläche benötigt, wird die Seitenfläche des Chips 

und damit die Chipfläche durch die Anzahl der Pads bestimmt. Man spricht von padlimitierter 

Fläche. In diesem Fall kann ein erheblicher Teil der Chipfläche leer sein. 

6.5.5 Eingangs-Schutzschaltungen 

Elektrostatische Aufladungen von Personen oder Geräten können integrierte Schaltungen im 

nichteingebauten Zustand gefährden. 

Bei einer angenommenen Dicke des Gateoxids eines MOS-Transistors von tOX = 20µm, einer 

maximalen Feldstärke EMAX,SiO2 = 10 . . . 15⋅10 6 V/m resultiert eine maximal zulässige Spannung 

VMAX = 20 . . . 30V. Wird dieser Wert überschritten, kann das Gate des Transistors zerstört werden. 

Abbildung 6.53 zeigt ein üblicherweise verwendetes Modell für eine elektrostatisch aufgeladene 

Person. Die gespeicherte elektrostatische Energie von 0.2mJ reicht aus, um 45 000µm 2 

Silizium zu schmelzen. Damit wird eine derart betroffene Integrierte Schaltung zerstört. 

100pF 

2KV 

1.5KΩ 

Wel = 0.2mJ 

Abbildung 6.53: Modell einer elektrostatisch aufgeladenen Person 

Die Eingangspads integrierter Schaltungen werden mit Eingangsschutzschaltungen versehen, 

die standardmäßig als Bibliothekselemente verfügbar sind, und nicht verändert werden sollten. 

Abbildung 6.54 zeigt das Prinzip einer derartigen Schutzschaltung mit einer Poly-Si- 

Leitung vom Bondpad und zwei Schutzdioden zu den Versorgungsspannungen. Die lange Poly-Si-Leitung 

wirkt als verteilte RC-Leitung als Tiefpaß und filtert hochfrequente Spannungsspitzen 

aus. Zudem wird die Energie der Spannungsspitzen im Widerstand der Leitung ver- 


ITEM


braucht. Die Schutzdioden schließen Spannungen am Ende der Leitung, die größer als die 

Versorgungsspannung oder negativ sind, gegen die Versorgungsspannung oder das Bezugspotential 

kurz. 

Die Poly-Leitung wird zur Platzeinsparung mäanderförmig ausgelegt. Die Schutzdioden sind 

Diffusionen im Substrat und in den Wannen, die mit Schutzringen versehen sind, um zu 

verhindern, daß im Ansprechfall Minoritätsträger in hoher Konzentration zum Latch-Up- 

Effekt führen können. 

Pad 

Polysilizium-Leitung 

Abbildung 6.54: Eingangsschutzschaltung mit Poly-Si-Leitung und Schutzdioden 

6.6 Bipolare digitale Grundschaltungen 

Die ersten digitalen Standardschaltungen waren bipolar. Es entstand eine Reihe von Schaltkreisfamilien, 

die heute, bis auf Spezialanwendungen, nahezu jede Bedeutung verloren haben. 

Insbesondere wurden die TTL-Standardschaltungen nahezu vollständig durch kompatible 

CMOS-Standardschaltungen abgelöst. 

6.6.1 RTL (Resistor-Transistor-Logic) 

Abbildung 6.55 zeigt einen RTL-Inverter. Wegen des Lastwiderstandes war der Flächenbedarf 

sehr groß. Wegen der niedrigen Schwellenspannung von 0,7V ergeben sich ungünstige 

Störabstände. Die Verzögerungszeiten sind groß, weil der Transistor im L-Zustand gesättigt 

ist. Im H-Zustand am Eingang wird dem ansteuernden Gatter erhebliche Steuerleistung 

entnommen. 

V i 

RB 


ITEM 

VDD 

RC 

V o 

V DD


Abbildung 6.55: RTL - Inverter 

6.6.2 DTL (Diode-Transistor-Logic) 

Durch die zusätzlichen Dioden am Eingang wird die Schwellenspannung erhöht und damit 

der Störabstand verbessert. 

Abbildung 6.56: DTL - Inverter 

Vi 

RB 

6.6.3 TTL (Transistor-Transistor-Logic) 

Abbildung 6.57 zeigt einen Inverter in TTL-Technologie. Die Dioden der DTL-Schaltung 

werden durch den Transistor T ersetzt. 

1 

Im H-Zustand am Eingang wird Transistor T 1 invers betrieben und ist gesättigt. Durch eine 

besonders geringe inverse Stromverstärkung, wird der Eingangsstrom im H-Zustand auf etwa 

0,1 mA begrenzt. Dadurch wird die erforderliche Treiberleistung minimiert. Im L-Zustand 

fließt aus dem Eingangsknoten ein Eingangsstrom von ca. –1,1 mA, der vom Ausgang des ansteuernden 

Gatters aufgenommen werden muß. 

V i 

R 1 R 2 R 3 

T 1 

R 4 

T 2 

Abbildung 6.57: TTL – Inverter 

Bei einem H-Zustand am Eingang steuert der invers betriebene Eingangstransistor den Transistor 

T2 an. Der Emitterstrom von T 2 steuert 4 an. Der Kollektorstrom von T bewirkt einen 

Spannungsabfall an . Dies verringert die Basis-Emitterspannung von T so, daß dieser 

T 2 

T 3 

T 4 

VDD 

R2 3 


ITEM 

D 

RC 

V CC 

V o 

Vo


sperrt. Die Ausgangsspannung entspricht der Sättigungsspannung des Transistors T 4 in Höhe 

von einigen 100 mV. 

Bei L-Zustand am Eingang ist der Transistor T 1 vorwärts im gesättigten Zustand. Dadurch 

wird T2 und damit T 4 gesperrt. Die Basis von T 3 wird über 2 mit Basisstrom versorgt. Die 

Ausgangsspannung ergibt sich näherungsweise zu 

R 

≈ V −V 

−V 

≈ 5V 

−1. 

4V 

= 3. 

6V 

. 

Vo CC BE3 

D 

Die Diode D hat die Aufgabe, Transistor T 3 im L-Zustand sicher zu sperren. 

Bei der TTL-Ausgangsstufe handelt es sich um eine Gegentaktendstufe, die im H-Zustand 

Treiberleistung liefert und im L-Zustand den Eingangsstrom der Folgegatter aufnehmen kann. 

Die Verzögerungszeit der TTL-Schaltung wird dadurch minimiert, daß der Eingangstransistor 

in beiden Eingangszuständen gesättigt ist. Damit müssen die Ladungsträger aus der Basis 

nicht ausgeräumt werden. Es existierten eine Vielzahl von Modifikationen der TTL-Logik, 

die die Schaltungsparameter weiter verbesserten. 

6.6.4 ECL (Emitter-Coupled-Logic) 

Die ECL-Logik stellt eine ungesättigte Logik mit sehr kurzen Verzögerungszeiten < 1ns dar. 

In Abbildung 6.58 ist der schematische Aufbau des ECL-Inverters dargestellt. Der Aufbau 

entspricht dem eines Differenzverstärkers. Durch eine geringe Differenzspannung ∆V am Eingang, 

wird der Strom der Stromquelle zwischen beiden Transistoren umgeschaltet. 

Abbildung 6.58: ECL-Inverter 

Vref+∆V 

I C1 

T 1 

ECL-Schaltungen stellen in der Regel den invertierten und den nichtinvertierten Ausgang zur 

Verfügung. In Abbildung 6.59 ist ein ECL-NOR/OR-Gatter dargestellt. Die Transistoren T2 

und T3 bilden den Differenzverstärker. Bereits geringe Spannungsdifferenzen 

|VB2 - VB3| > 100mV 

schalten den Strom durch RE von T2 nach T3 oder umgekehrt. Die Basis von Transistor T3 liegt 

an der Referenzspannung. Für den Strom IRE gilt: 

5.2V −1.3V −0.6V 

IRE ≈ = 4.7mA 

700Ω 

V2 > Vref + 100mV: ⇒ IC2 ≈ I RE 

⇒ IC3 ≈ 0 

V2 < Vref - 100mV: ⇒ IC2 ≈ 0 


ITEM 

I K 

T 2 

I C2 

Vref


⇒ IC3 ≈ IRE 

Unter der Annahme von VE ≈ -1.9V ergibt sich die minimale Kollektor-Emitter-Spannung des 

leitenden Transistors zu: 

V ( T2, T3) ≈ V −I ⋅ R = 1.9V −4.7mA⋅220Ω= 0.87V 

CE min E RE 1 

Der jeweils leitende Transistor ist stets ungesättigt. 

Die Transistoren T4 und T5 bilden mit den Widerständen R5 und R6 Emitterfolger. Hierfür gilt: 

VE ≈ VB - 0.7V im leitenden Zustand 

Daraus resultieren die Ausgangspegel: 

V ≈0V − R2⋅I 5 −07 . V ≈−09 

. V 

oH B 

VoL ≈ −R2 

⋅ I RE − 0. 

7V 

≈ −1. 

6V 

Die Referenzspannung wird in die Mitte von VoH und VoL gelegt, um ein sicheres Schalten des 

Differenzverstärkers zu gewährleisten. 

−09 . V −16 

. V 

VRef 

≈ ≈−13 

. V 

2 

Abbildung 6.60 zeigt das Übertragungsverhalten des untersuchten Gatters. 

U1 

R1 

VC 

R2 

T1 T2 T3 

Abbildung 6.59: ECL-NOR/OR-Gatter 

Va /V 

-0,4 

-0,6 

-0,8 

-1,0 

-1,2 

-1,4 

-1,6 

-1,8 

U2 

 

 

 

 

 

 

NOR 

VE 

RE 

R3 

Vref 

-1,3V 

T4 

T 5 

R4 R5 R6 

-5,2V -5,2V -5,2V -5,2V 

OR 

 

 

 

 

 

 

-2,0 

-2,0 -1,8 -1,6 -1,4 -1,2 -1,0 -0,8 -0,6 -0,4 -0,2 0 

Abbildung 6.60: Übertragungscharakteristik des ECL-NOR/OR-Gatters 

Ve /V 


ITEM 

Ua1 

Ua2


Die ECL-Technik ist vergleichsweise flächenaufwendig. ECL-Schaltungen sind teuer und 

verbrauchen relativ viel Verlustleistung. Sie werden insbesondere für Hochleistungsrechner 

verwendet. 

6.6.5 BiCMOS 

BiCMOS (Bipolar-CMOS-Technologie, vgl. Kap. 4.14) vereint die Vorteile von Bipolar- und 

CMOS-Schaltungen. Bipolare Schaltungen zeichnen sich in der Regel durch hohe Treiberleistung 

und geringe Verzögerungszeiten, CMOS-Schaltungen durch geringe Verlustleistungen 

aus. Nachteilig an der BiCMOS-Technolgie sind die zur Erzeugung aufwendigen Technologieschritte. 

Die Bipolartransistoren werden in n-Wannen mit vergrabener n + -Schicht (burried 

layer) realisiert. In diesen n-Wannen können ebenfalls die PMOS-Transistoren eingebracht 

werden. NMOS-Transistoren werden in p-Wannen oder im Bereich der p-Epitaxie realisiert. 

S D D 

S 

 

 

 

 

 

p+ p+ n+ n+ 

n-Wanne 

p-Wanne 

n + -Burried-Layer 

p - -Substrat 

B E 

C 

p n+ 

n-Wanne 

n+ 

Abbildung 6.61: BICMOS-Struktur 

Die CMOS-Strukturen werden zumeist zur Realisierung der Logikfunktionen genutzt; die bipolaren 

Transistoren finden ihren Einsatz bei der Realisierung von Treiberstufen. Diese können 

als statische oder dynamische Treiber aufgebaut werden. Bei dynamischen Treibern werden 

die bipolaren Transistoren nur während der Schaltflanken genutzt. 

Besonders vorteilhaft ist die BiCMOS-Technologie bei der Realisierung gemischt analog/digitaler 

Schaltungen. Der analoge Schaltungsteil wird dann in der Regel, wegen der ausgezeichneten 

Verstärkereigenschaft von bipolaren Transistoren, bipolar realisiert. Der digitale 

Schaltungsteil wird wegen des geringen Flächenaufwandes in CMOS realisiert. Wird hohe 

Treiberleistung gefordert, werden entsprechend BiCMOS-Treiber verwendet. 

Beispiel: Dynamische BiCMOS-Treiberstufe 

Abbildung 6.62 zeigt eine dynamische BiCMOS-Treiberstufe. Die Transistoren T2 und T4 sind 

stets leitend. Sie dienen als Widerstände. Damit bilden die Transistoren T1 und T3 einen 

CMOS-Inverter. 

Im stationären Zustand gilt: 

Vi ≈ 0: T3 gesperrt, T1 leitet ⇒ Vo ≈ VDD. 

VBE5 wird durch T2 kurzgeschlossen ⇒ T5 gesperrt. 


Vi ≈ VDD: T3 leitet, T1 gesperrt ⇒ Vo ≈ 0. 




ITEM


Im stationären Zustand wirkt der BiCMOS-Inverter wie ein CMOS-Inverter. 

Verhalten im dynamischen Fall: 

Vi ↑: Vo(t=0) ≈ VDD, 

Vi ↓: Vo(t=0) ≈ 0 

T3 wird sofort leitend, T 1 wird sofort gesperrt, T 5 gesperrt, 

Am „Widerstand“ T4 baut sich die Basis-Emitterspannung für T6 auf ⇒ CL wird 

über T6 entladen, bis der Transistor wegen zu geringer Basis-Emitterspannung 

sperrt. CL wird danach über die Strecke T3 und T4 vollständig entladen. 

T1 wird sofort leitend, T3 wird sofort gesperrt, T 6 gesperrt, 

Am „Widerstand“ T2 baut sich die Basis-Emitterspannung für T5 auf ⇒ CL wird 

über T5 geladen, bis der Transistor wegen zu geringer Basis-Emitterspannung 

sperrt. CL wird danach über die Strecke T1 und T2 vollständig auf VDD geladen. 

Aufgrund der komplizierten dynamischen Vorgänge ist der effiziente Schaltungsentwurf nur 

über Schaltungssimulation möglich. T 1 und T4 werden üblicherweise als Minimaltransistoren 

realisiert. T5 und T6 sind so zu dimensionieren, daß möglichst kurze Einschwingzeiten beim 

Umschalten erreicht werden. 

Abbildung 6.62: BiCMOS-Inverter 

V i 

T 1 

T 3 

T 2 

T 4 


ITEM 

V DD 

T 5 

T 6 

C L 

V o


6.7 Rückgekoppelte digitale Grundschaltungen 

Im folgenden werden Kippschaltungen und Schmitt-Trigger betrachtet. Monostabile Kippschaltungen 

besitzen einen stabilen und einen instabilen Zustand. Durch ein geeignetes Eingangssignal 

werden sie in den instabilen Zustand versetzt. Aus dem instabilen Zustand kehren 

sie nach einer definierten Zeit in den stabilen Zustand zurück und dienen so zur Erzeugung 

von Impulsen definierter Zeitdauer. Bistabile Kippschaltungen (Flipflop, Latch) haben zwei 

stabile Arbeitspunkte, die bis zum Abschalten der Betriebsspannung eingehalten werden. Sie 

können durch geeignete Eingangssignale gesetzt oder rückgesetzt werden und dienen als digitales 

Speicherelement. Astabile Kippschaltungen haben zwei instabile Zustände. Nach einer 

definierten Zeit erfolgt ein Übergang zum jeweils anderen Zustand. Sie dienen als Oszillatoren 

zur Erzeugung periodischer Vorgänge, z.B. von Takten. Allen Kippschaltungen ist das 

Prinzip der (positiven) Rückkopplung der Ausgangsgröße auf den Eingang gemeinsam. Beim 

Schmitt-Trigger wird durch Rückkopplung erreicht, daß die Ausgangsspannung als Funktion 

der Eingangsspannung ein ausgeprägtes Hystereseverhalten zeigt. 

vi bistabil vo vi monostabil vo astabil vo Abbildung 6.63: Kippschaltungen 

6.7.1 Flipflop, Latch 

Abbildung 6.64 zeigt zwei kreuzverschaltete Inverter sowie die Übertragungscharakteristiken 

unter Verschaltungsbedingungen. Es ergeben sich drei Arbeitspunkte, wobei der Arbeitspunkt 

im Übergangsbereich instabil ist, da eine kleine Störung auf einer Eingangsspannung, wegen 

der hohen Verstärkung, zu großen Änderungen der Ausgangsspannung führt. Wegen der 

Rückkopplung führt dies zu einem Übergang in einen der beiden stabilen Arbeitspunkte. Der 

jeweilige stabile Zustand steht negiert und nicht-negiert an beiden Ausgängen zur Verfügung. 

v i1 

v i2 

=1 

v o1 

Q 

=1 Q 

v o2 

Abbildung 6.64: Kippschaltungen 

v o1 

v i2 

instabil 

Durch Verwendung von NOR- oder NAND-Gattern statt der Inverter, können die stabilen Zustände 

durch geeignete Signale an den Eingängen eingestellt werden. Das Flipflop (FF) kann 

gesetzt bzw. rückgesetzt werden (SR-Flipflop). 

Abbildung 6.64 zeigt links ein SR-FF in NOR-Technik. Tabelle 6.2 zeigt die zugehörige 

Wahrheistabelle. Sind beide Eingänge im Zustand 1, bleibt der aktuell stabile Zustand erhal- 


ITEM 

stabil 

v i1 

v o2


ten. Wird S = 1 , R = 0 wird das Flipflop gesetzt, unabhängig vom bisherigen Zustand. Für 

S = 0 , R = 1wird 

das Flipflop entsprechend rückgesetzt. Sind beide Eingänge im Zustand 1, ist 

dies ein nicht sinnvoller Zustand, da beide Ausgänge den identischen Zustand 1 erhalten. Der 

Zustand des FF danach hängt von der Reihenfolge ab, in der sich die Eingangszustände ändern. 

S 

R 

≥1 

≥1 

Abbildung 6.65: SR-Flipflops mit Schaltsymbol 

Q 

Q 

S 

R 

S R Q n+ 

1 

Q 

Q 

Q n+ 

1 

1 1 0 0 

1 0 1 0 

0 1 0 1 

0 0 n Q 

Tabelle 6.2 SR-Flipflop in NOR Technik 

S R Q n+ 

1 

1 1 n Q Q n 

1 0 1 0 

0 1 0 1 

0 0 1 1 

Tabelle 6.3: Wahrheitstabelle des FF in NAND-Technik 

Sind bei der NAND-Realisierung beide Eingänge im Zustand 1, bleibt der aktuell stabile Zustand 

erhalten (s. Tabelle 6.3). Wird S = 1 , R = 0 wird das Flipflop gesetzt, unabhängig vom 

bisherigen Zustand. Für S = 0 , R = 1wird 

das Flipflop entsprechend rückgesetzt. Sind beide 

Eingänge im Zustand 0 ist dies ein nicht sinnvoller Zustand. 

Setz- und Rücksetzimpulse müssen eine minimale Zeitdauer haben, sonst wirken sie sich 

nicht aus. Unter Bezug auf die NOR-Realisierung zeigt sich, daß sich der Setzimpuls erst 

nach t pHL am Ausgang Q auswirkt. Danach wird eine weitere Verzögerungszeit t pLH benötigt, 

bis die Reaktion am Ausgang Q auftritt. Für die Breite des Setzimpulses muß demnach 

gelten: 

t > t + t = t 

S min 

pHL 

pLH 

p 

. 

Q n 

Q n+ 

1 

Entsprechendes gilt für den Rücksetzimpuls. 

Abbildung 6.28 zeigt eine CMOS-Realisierung eines RS-Flipflops in NOR-Technik. 


ITEM 

R 

S 

& 

& 

Q 

Q


Q 

V DD 

S R 

Abbildung 6.66: CMOS RS-Flipflop in NOR-Realisierung 

K 

T 

J 

Abbildung 6.67: Getaktetes JK-Flipflop 

& 

& 

J K Q n+ 

1 Q n+ 

1 

0 0 n Q Q n 

1 0 1 0 

0 1 0 1 

1 1 Q n 

n Q 

Tabelle 6.4: Wahrheitstabelle des JK-FF 

Abbildung 6.67 zeigt ein taktgesteuertes JK-Flipflop; Tabelle 6.2 zeigt die zugehörige Wahrheitstabelle. 

Die Eingangssignale wirken sich lediglich im Taktzustand 1 aus. Damit sich der 

FF-Zustand nicht mehrfach ändert, muß die Dauer des Taktpulses zeitlich begrenzt sein. Die 

Invertierung des FF-Zustands für J=K=1 ermöglicht die Realisierung von Frequenzteilern und 

Zählern. 

Abbildung 6.68 zeigt ein D-FF, das im Taktzustand 1 den Zustand am Eingang D übernimmt. 


ITEM 

F 

S 

R 

Q 

Q 

Q


Abbildung 6.68: D-Flipflop 

D 

T 

D =1 

T 

=1 

& 

& 

S 

R 

& 

& 

=1 

QM QS QM QS S 

Q 

R Q 

Abbildung 6.69: Taktflankengesteuertes D-FF 

Abbildung 6.69 zeigt ein taktflankengesteuertes D-Master-Slave-FF. Im Taktzustand 1 wird 

der aktuelle Zustand des Eingangs D in das Master-FF übernommen. Änderungen des Eingangs 

während des Taktzustandes wirken sich auf das Master-FF aus. Mit der fallenden Flanke 

des Taktes wird der Zustand des Master-FFs festgehalten und in das Slave-FF übernommen. 

Nach der steigenden Flanke des Taktes bleibt der Zustand des Slave-FFs, unabhängig 

vom Master, unverändert. Ein FF mit identischer Funktion, allerdings realisiert mit Transmission-Gates 

zeigt Abbildung 6.70. 

D 

C 

C 

Abbildung 6.70: D-Master-Slave-FF mit Transmission-Gates 

=1 

C 

C 

=1 

6.7.2 Monostabile Kippstufe, Monoflop 

Monostabile Kippstufen erzeugen aus einem kurzen Triggerimpuls einen Impuls definierter 

Zeitdauer, dessen Dauer durch die Zeitkonstanten der Schaltung festgelegt wird. Abbildung 

6.71 zeigt die Gatterrealisierung einer monostabilen Kippstufe (Monoflop). Im Ruhezustand 

gilt V i2 

= VDD 

und damit Vo = 0 und V o1 

= VDD 

. Der Kondensator ist ungeladen. Durch einen 

kurzen, positiven Impuls am Eingang geht der Ausgang des NOR-Gatters in den Zustand 0. 

Da der Kondensator zunächst ungeladen ist, folgt V V und der Ausgang der Schaltung geht 

C 

C 

i2 o1 


ITEM 

=1 

C 

C 

& 

& 

=1 

S 

R 

Q 

Q 

Q S 

Q S


in den Zustand 1. Über den Widerstand R wird der Kondensator aufgeladen. Wenn V i2 

die 

Schwellenspannung des Inverters erreicht, geht der Ausgang in den Nullzustand. Der Ausgang 

des NOR-Gatters geht in den 1-Zustand und der Kondensator wird über R entladen. Die 

Pulsdauer ist proportional zur Zeitkonstanten des RC-Gliedes: 

T ≈ 0 . 7⋅ 

RC . 

Die Spannung V i2 erreicht einen Maximalwert von V i1max 

≈1. 5⋅V 

DD . Eine nächste Triggerung 

ist erst wieder möglich, wenn V teilweise entladen ist. 

V i 

V o1 

V i2 

V o 

V i 

≥1 

i2 

V o1 

Abbildung 6.71: Monostabile Kippstufe 

C 

T 

V DD 

R 

V i2 


ITEM 

=1 

V o 

t 

t 

t 

t


6.7.3 Astabile Schaltungen 

Astabile Schaltungen zeichnen sich durch eine Folge kurzzeitig stabiler Zustände aus. Die 

Zeitdauer der Zustände wird durch die Zeitkonstanten der Schaltung bestimmt. Die Schaltungen 

erzeugen regelmäßige Impulsfolgen. Sie werden als Taktgeneratoren oder Oszillatoren 

verwendet. 

Eine einfache astabile Schaltung stellt der Ringoszillator dar. Eine Kette von n Invertern wird 

zu einem Ring verschaltet. Ist n ungerade, existiert kein stationärer Zustand. Jede Taktflanke 

wird von jedem Inverter um t pHL bzw. um t pLH verzögert. Insgesamt ergibt sich damit für die 

Periodendauer des Taktes: T = n⋅ ( t pHL + t pLH ) = n⋅ 

t p . Abbildung 6.72 zeigt einen Ringoszillator, 

dem zur Signalformung ein Inverter nachgeschaltet ist. Die Anzahl der Inverter in der 

rückgekoppelten Inverterkette muß ungerade sein. Der erste Inverter kann gemäß Abbildung 

als NAND-Gatter ausgeführt werden. Mit einem 1-Signal am Eingang E kann der 

Ringoszillator gestartet werden. 

E 

& 

=1 

Abbildung 6.72: Ringoszillator 

=1 

n=2m+1 

=1 

Abbildung 6.73 zeigt einen astabilen Multivibrator mit den entsprechenden Impulsdiagrammen. 

Der Kondensator C wird über den Widerstand R entweder aufgeladen oder entladen. In 

der Abbildung wird für t=0 angenommen, daß der Kondensator in Richtung Betriebsspannung 

aufgeladen wird, und daß die Eingangsspannung des ersten Gatters die Schwellenspannung 

noch nicht erreicht hat. Es gilt daher V 2 ≈ VDD 

und V o ≈ 0 , was die Annahme bestätigt. Erreicht 

V1 

die Schwellenspannung, schalten beide Inverter. Der Kondensator ist auf 

VC ≈ 0. 5⋅V DD geladen. Nach dem Schalten gilt V o VDD 

und damit V . Der Kondensator 

wird jetzt entladen, d.h. die Spannung V geht exponentiell gegen 0. Wird dabei die 

Schwellenspannung des ersten Inverters unterschritten, schaltet der Multivibrator in entgegengesetzter 

Richtung. Für die Spannung V 1 gilt demnach − . Die 

Taktfrequenz wird durch die Zeitkonstante des RC-Glieds festgelegt und es gilt: 

≈ 

1 ≈1. 5⋅V 

DD 

1 

0. 

5⋅V 

DD ≤ V1 

≤1. 

5⋅V 

DD 

f T 

0. 

45 

≈ , 

R ⋅C 

vorausgesetzt, die Zeitkonstante ist deutlich größer als die Verzögerungszeit der Gatter. 

Der Multivibrator kann am Ausgang mit einem Inverter zur Impulsformung beschaltet werden. 

Außerdem kann der erste Inverter als NAND-Gatter realisiert werden. Mit dem zusätzlichen 

Eingang kann der Takt ein- und ausgeschaltet werden. 


ITEM 

=1 

=1


V 1 

V 2 

V o 

V 1 

=1 ≥1 

V 2 

=1 

R C 

Abbildung 6.73: Astabiler Multivibrator 

Mit Hilfe eines Multivibrators können Ladungspumpen angetrieben werden, die auf dem Chip 

Spannungen größer als die Betriebsspannung oder kleiner als die Bezugsspannung erzeugen. 

Abbildung 6.74 zeigt das Prinzip einer Ladungspumpe, wie sie zur Erzeugung einer negativen 

Substratspannung verwendet werden kann. Die beiden Transistoren sind als Dioden geschaltet. 

Sie leiten lediglich für V S > V D + VTp 

bzw. V S −V 

D > VTp 

. Durch einen LH-Übergang am 

Ausgang des Inverters wird V positiv und M1 leitet, bis V ≈ V . Der Kondensator C wird 

1 1 Tp 

1 

DD Tp V − 1 

etwa auf die Spannung V geladen. Beim HL-Übergang bleibt die Ladung von C im 

Schaltaugenblick erhalten, und für V gilt zunächst 

V V + − ≈ V . Damit sperrt M1 und M2 

1 1 DD Tp 

wird leitend. Der Knoten Vo wird entladen, d.h. auf der oberen „Platte“ des Kondensators C o 

wird negative Ladung angesammelt. Beim nächsten LH-Übergang sperrt M2 und die Ladung 

auf Co wird gehalten. Der stationäre Endwert der Ausgangsspannung V o min ≈ −VDD 

+ 2⋅ 

VTp 

wird erst nach mehreren Oszillationen schrittweise erreicht. Wenn der Ausgang belastet ist, 

wird der Ausgangskondensator entladen, während M2 gesperrt ist. Die Ausgangsspannung ist 

damit mit einer periodischen Spannung überlagert. Der Mittelwert der Ausgangsspannung ist 

höher als der o.a. Minimalwert. Das dynamische Verhalten der Ladungspumpe hängt vom 

Verhältnis der Kapazitäten der Kondensatoren und von der anliegenden Last ab. Die Schaltung 

muß mit PMOS-Transistoren realisiert werden. Source und Drain von M2 sowie Source 

von M1 werden deutlich negativer als die Bezugsspannung. Würden NMOS-Transistoren 

verwendet, würden die entsprechenden Substratdioden leitend. 


ITEM 

t 

t 

t 

V o 

V C


Multivibrator =1 

C 1 

V 1 

S 

D 

M1 

V SS=0 

D S 

M2 

C o 

V o


V i 

V SHL 

V SLH 

V o 

Abbildung 6.76: Regenerierung digitaler Signale mittels eines Schmitt-Triggers 

V i 

V DD 

M4 

M3 

M2 

V1 

M1 

Abbildung 6.77: CMOS-Schmitt-Trigger 

Abbildung 6.77 zeigt einen CMOS-Schmitt-Trigger. Zunächst sei der Ausgang im H-Zustand, 

der Eingang im L-Zustand. Die Transistoren M1, M2 und M6 sperren; die Transistoren M3, 

M4, M5 leiten. Der Knoten zwischen M1 und M2 wird durch M5 auf V DD Tn gehalten. 

Steigt die Eingangsspannung, wird zunächst M1 leitend. M5 und M1 bilden einen Spannungsteiler, 

mit dem die Spannung des Knotens zwischen M1 und M2 bestimmt wird. Wird diese 

Spannung von der Eingangsspannung um V überschritten, wird M2 leitend und die Aus- 

V V − ≈ 1 

Tn 


ITEM 

M6 

M5 

V DD 

Vo 

t 

t


gangsspannung wird verringert. M5 wird dadurch weniger leitfähig. Dies verringert zusätzlich 

V1 

, wodurch M2 stärker leitend wird. Die positive Rückkopplung beschleunigt den Umschaltvorgang. 

Mit steigender Eingangsspannung werden M3, M4 gesperrt, während M6 leitend 

wird. 

Der LH-Übergang erfolgt entsprechend zum HL-Übergang. In beiden Fällen wird die Schaltschwelle 

durch die Rückkopplung sehr exakt festgelegt. 

Die Schwellenspannung V SHL ergibt sich zu: 

V ≈ V + V . 

SHL 

1 Tn2 

M1 und M5 bestimmen V 1 . Sie sind in Sättigung und führen den gleichen Strom: 

β5 

2 β1 

2 

( VDD −V1 

−VTn5 

) = ( VSHL 

−VTn1) 

. 

2 

2 

Da bei den Transistoren M2 und M5 die Sources an den gleichen Knoten liegen, ist der Einfluß 

des Body-Effekts auf beide Transistoren identisch und die Schwellenspannungen sind 

identisch: 

V = V . 

Tn5 

Tn2 

Damit folgt: 

β5 

2 β1 

2 

( VDD −VSHL 

) = ( VSHL 

−VTn1) 

. 

2 

2 

Mit vorgegebener Schwellenspannung V SHL kann damit das Weiten-Längenverhältnis der 

Transistoren M1 und M5 bestimmt werden: 

β5 

W5 

⋅ L1 

VSHL 

−VTn 

2 

= = ( ) . 

β W ⋅ L V −V 

1 

1 

5 

DD 

Entsprechend folgt für die Schwellenspannung V : 

SLH 

β 

β 

W ⋅ L 

V 

−V 

SHL 

− V 

6 6 4 DD SLH Tp 2 

= = ( 

) 

4 W4 

⋅ L6 

VSLH 

. 

Die Transistoren M2 und M3 sind Schalttransistoren und müssen deutlich breiter als M1 und 

M4 dimensioniert werden. 

Mit V = 5 , V ≈ V ≈ 0, 

8V 

und der Forderung V = 2 , V = 3V 

, womit eine Hy- 

DD 

V Tn Tp 

V SHL 

sterese von 1V erreicht wird, folgt: 

β5 

W5 

⋅ L1 

2. 

2 2 β 6 W6 

⋅ L4 

2. 

2V 

2 

= = ( ) = 1. 

21, 

= = ( ) = 1. 

21. 

β W ⋅ L 2V 

β W ⋅ L 2 

1 

1 

5 

4 

4 

Abbildung 6.78 zeigt als Anwendung eines Schmitt-Triggers einen Taktgenerator. Der Kondensator 

wird zwischen den Spannungen V SHL und V SLH umgeladen. Die Periodendauer ist 

durch die beiden Schwellenspannungen und durch die Zeitkonstante des RC-Glieds festgelegt. 

Sind die beiden Schwellenspannungen symmetrisch zur Versorgungsspannung, ergibt 

sich ein symmetrischer Takt. Taktfrequenz und Duty-Cycle des Taktes können mittels eines 

Schmitt-Triggers wesentlich exakter eingestellt werden, als bei Taktgeneratoren in Multivibratorschaltung. 


ITEM 

6 

SLH


V i 

C 

R 

V o 

V SLH 

V SHL 


ITEM 

V DD 

Abbildung 6.78: Taktgenerator mit Schmitt-Trigger 

V i 

V o 

t 

t


Vorläufige unkorrigierte und unvollständige Version 

7 Zeitdiskrete Analogschaltungen 

Die Abtastung analoger Signale und die Verarbeitung der abgetasteten Signale bieten eine 

Vielfalt an Möglichkeiten der Signalverarbeitung, die durch die konventionelle analoge 

Schaltungstechnik nicht realisiert werden können. Abbildung 8.1 zeigt ein analoges Signal, 

dessen Wert zum Zeitpunkt der skizzierten periodischen Abtastimpulse festgehalten und bis 

zum nächsten Abtastimpuls gespeichert wird. Diese Funktion wird als "Abtasten und Halten 

(Sample & Hold)" bezeichnet. Das resultierende abgetastete Signal ist im unteren Teil der 

Abbildung dargestellt. Ohne auf die Theorie der Abtastung einzugehen, ist offensichtlich, daß 

das abgetastete Signal mit zunehmender Abtastfrequenz dem analogen Ausgangssignal "ähnlicher" 

wird. Das Abtasttheorem von Shannon fordert eine Abtastfrequenz, die mindestens 

dem zweifachen der höchsten Frequenz des abzutastenden Signals entspricht: 

f T 

V (t) 

Vi ≥ 2⋅ f . 

max 

t i 

V i 

t i+1 

V i+1 

Abbildung 8.1: Abgetastetes analoges Signal. 

Die Diskretisierung des abgetasteten Signals, und die Wandlung in eine digitale numerische 

Darstellung ermöglichen die Anwendung leistungsfähiger Verfahren der digitalen Signalverarbeitung 

und der digitalen Signalübertragung. Danach erfolgt eine Rückwandlung in ein 

analoges Signal. Wesentliche Komponenten in dieser Verarbeitungskette sind Analogschalter, 

Schalter-Kondensator-Schaltungen, Sample&Hold-Schaltungen, Analog-Digitalwandler 

(A/D) und Digital-Analogwandler (D/A). 


ITEM 

t


7.1 Analogschalter 

Pass-Transistoren oder Transmission-Gates können, wie im Fall dynamischer Digitalschaltungen, 

zum Schalten auch analoger Signale verwendet werden (s. Abbildung 8.2). Wie bei 

den digitalen Schaltern, ergibt sich als Nachteil der Pass-Transistoren, der Schwellenspannungsabfall 

zwischen Drain und Source im eingeschalteten Zustand. Beim PMOS-Schalter 

ergibt sich bei V A = 0 am Knoten B: B TP V ≥ V . Beim NMOS-Schalter folgt für V A DD , 

. Durch die Parallelschaltung beider Schalter im Fall des CMOS-Schalters wird 

dieser Nachteil vermieden. Voraussetzung dafür ist allerdings, daß gilt. 

V = 

VB ≤ VDD 

−VTN 

V > V + V 

A 

A 

V DD 

0 

C 

0 

C 

V DD 

B 

B 

C T 

C T 

DD TN TP 

A B 

Abbildung 8.2: MOS-Analogschalter 

Beim Einschalten der Analogschalter ergibt sich nach Abschluß des Ausgleichsvorgangs in 

allen Fällen V B A . Der Kleinsignal-Widerstand zwischen den Klemmen A und B im eingeschalteten 

Zustand wird als On-Widerstand bezeichnet. Für den NMOS-Schalter folgt: 

V ≈ 

r 

Non 

= 1 

dV 

dI 

DS 

D 

V 

DS 

= 0 

1 

= 

β ( V −V 

N 

GS 

TN 

= 

) β 

Für den PMOS-Schalter gilt entsprechend: 

r 

Pon 

= 

β 

P 

1 

( −V 

− V 

GS 

TP 

= 

) β 

P 

1 

( V − V 

A 

TP 

) 

N 

( V 

DD 

1 

−V 

A 

−V 

für A TP V > V . 

TN 

) 

C 

C 

für V < V −V 

. 

Beim CMOS-Schalter sind die beiden On-Widerstände parallelgeschaltet. 

r 

r 

⋅ r 

Non Pon 

Con = . 

rNon 

+ rPon 

Abbildung 8.3 zeigt den Verlauf der On-Widerstände als Funktion der geschalteten Spannung. 

Der PMOS Schalter sperrt für Spannungen, die kleiner als der Betrag der Schwellenspannung 

sind ( A TP V < V ). Der NMOS-Schalter sperrt entsprechend für V A ≥ VDD −VTN 

. Der 

CMOS Schalter kann Spannungen im gesamten Bereich der Betriebsspannung schalten. Zusätzlich 

ist der On-Widerstand deutlich geringer als derjenige der anderen Schalter. 


ITEM 

A 

DD 

Tn 

C T


Abbildung 8.3: On-Widerstände der Analogschalter 

Probleme der Schalter 

- Ladungsinjektion (Charge Injection): 

Beim Abschalten des Schalters muß Gate-Ladung abgebaut werden. Entlädt Lastkapazität und 

verändert die Ausgangsspannung 

1 C' ox⋅w⋅l⋅( VGS−VTS ) 1 C' ox⋅w⋅l⋅( VDD−vin −VTS 

) 

∆vload ≈− ⋅ =− ⋅ 

(7.1) 

2 C 2 C 

load load 

Wegen VTS = f ( VSB) = f( vin−VB) ist ∆vload 

eine nichtlineare Funktion von der Eingangsspannung. 

-> Nichtlineare Verzerrungen! 

- Kapazitive Spannungsteilung des Taktes (Clock Feedthroug): 

Beim Ausschalten des Taktes, Spannungsteilung zwischen Gate-Drain-Kapazität und Lastkapazität, 

die die Ausgangsspannung gegenüber der Eingangsspannung verändert. 


ITEM


Beide Effekte werden bei CMOS-Schaltern verringert (entgegengesetzte Takte) jedoch wegen 

der unterschiedlichen Flächen von PMOS- und NMOS-Transistor nicht kompensiert. Durch 

zufügen eines „Dummy“-Schalters mit entgegengesetztem Takt und Kurzschluß zwischen 

Source und Drain, können die Effekte weiter reduziert werden. 

Bei vollständig differentieller Ausführung der Schaltung werden die Effekte in erster Ordnung 

kompensiert, weil sie als Gleichtaktsignal auftreten, das vom CMRR des Differenzverstärkers 

kompensiert wird. Die nichtlinearen Effekte wirken sich jedoch als Gegentaktsignal 

aus und werden verstärkt. 

7.2 Abtast-Halte-Schaltungen (Sample-and-Hold) 

Diese Schaltungen tasten ein Eingangssignal zu einem bestimmten Zeitpunkt ab und halten 

diese Spannung bis zum nächsten Abtastimpuls. 


ITEM


Mit dem Abtastimpuls wird der Halte-Kondensator auf die Eingangsspannung aufgeladen. 

Danach hält der Kondensator die Ladung wegen der hohen Eingangsimpedanz des Verstärkers, 

der als Spannungsfolger geschaltet ist. Der Ausgang kann wegen der niedrigen Ausgangsimpedanz 

des Verstärkers hinreichend belastet werden, ohne Rückwirkung auf die gespeicherte 

Ladung des Haltekondensators. 

Eine verbesserte S&H-Schaltung zeigt die folgende Abbildung: 

Der Verstärker A1 puffert jetzt zusätzlich die Eingangsspannung, d.h. der Kondensator wird 

nicht von der vorherigen Stufe geladen. Im Sample-Modus sind S1 und S3 geschlossen, während 

S2 geöffnet ist. Im Halte-Modus ist S2 geschlossen, wodurch der Ausgang von A1 weiter 

dem Eingang folgt. A1 wird damit nicht mit „offener Schleifenverstärkung“ betrieben. Der 

Ausgang geht also nicht zur Versorgungsspannung. 

7.3 Schalter-Kondensator-Schaltungen (Switched-Capacitor, SC) 

Problem großer Widerstände ( M Ω ) bei IC. Die SC-Schaltung in der folgenden Abbildung 

wird mit nicht-überlappenden Takten betrieben. Wenn S1 geschlossen ist beträgt die Ladung 

auf dem Kondensator q1 = C ⋅v1. Entsprechend gilt q2 = C⋅v2. Wenn beide Spannungen ungleich 

sind, ergibt sich ein Ladungsfluß q1− q2 

= C( v1−v2) pro Taktintervall T. Im Mittel 

fließt ein Strom 

Cv ( 1−v2) v1−v2 I = mit (7.2) 

T R 


ITEM 

SC


R 

SC 

T 1 

= = . 

C f ⋅C 

Die Schaltung verhält sich wie ein Widerstand und es können sehr große Widerstandswerte 

realisiert werden. Allerdings wirken sich die Streuungen der Kapazität (-20%) und die 

parasitären Kapazitäten auf den Widerstand aus. Die beiden Takte sind nicht-überlappend. 

Beim Takt Φ1 wird der Kondensator auf uC= v1aufgeladen. 

Mit Takt 2 ergibt sich 

. Die transportierte Ladung pro Taktperiode 

Φ 

uC=−v2 Das nächste Bild zeigt ein RC-Glied, das mit einer SC-Schaltung realisiert ist. 

Für die Zeitkonstante folgt: 

C 

τ= ⋅ = ⋅ . (7.3) 

2 RC2 f 

C1 


ITEM


Obwohl Kapazitäten in integrierten Schaltungen hohe Toleranzen aufweisen, ist das Kapazitätsverhältnis 

wegen des Trackings sehr genau. 

Die Kondensatoren werden sinnvollerweise aus kleinen Einheitszellen von z.B. 100fF zusammengesetzt. 

Damit ist gewährleistet, daß die Verhältnisse der parasitären Randkapazitäten 

zu den Flächenkapazitäten unabhängig von der Kapazität ist: 

Ein alternativer SC-Widerstand ist in nachfolgendem Bild gezeigt: 

v 1 

i 1 

F 1 

S 1 

F 2 

S 2 

u C 

C 

S 4 

Mit dem ersten Taktsignal wird der Kondensator auf q1 = C⋅v1. Das zweite Taktsignal lädt 

den Kondensator auf q2 =−C⋅v2, d.h. im zweiten Taktintervall fließt die Ladung q 2 − q1 

vom 

Knoten 2 auf den Kondensator. Im folgenden ersten Taktintervall fließt entsprechend die Ladung 

q1−q2 vom Knoten 1 zum Kondensator. Gemittelt über das Taktintervall ergibt sich 

damit: 

F 1 

F 2 

S 3 

q1−q2 u1−u2 i1 = i2 = = C⋅ f ⋅( u1− u2) 

= . (7.4) 

T R 

Es handelt sich demnach um einen SC-Widerstand. Der Vorteil dieser gegenüber der vorherigen 

Schaltung besteht darin, daß die parasitären Kapazitäten, d.h. die Teilkapazitäten der Plat- 


ITEM 

SC 

i 2 

v 2


ten gegen Bezugspotential (parallel zu Schaltern 2 und 4) sich nicht auswirken. Die rechte parasitäre 

Kapazität liegt entweder an der virtuellen Masse oder wird durch Schalter 4 kurzgeschlossen. 

Sie wird nicht aufgeladen und bewirkt demnach nichts. Die linke parasitäre Kapazität 

wird zwar über Schalter 1 aufgeladen, wird dann aber über Schalter 2 entladen. Demnach 

ergibt sich kein Stromfluß von Eingang zu Ausgang, d.h. der SC-Widerstand wird nicht beeinflußt. 

Sie wirkt sich allerdings wie ein parasitärer Lastwiderstand aus, der den Eingang zusätzlich 

belastet. 

In der folgenden Abbildung ist mit diesem SC-Widerstand ein SC-Integrator mit seinem analogen 

Äquivalent gezeigt: 

v C 

Die Transferfunktion der Schaltung ergibt sich zu 

Vout 1/ jωCF = = 

Vin RSC 

1 

CF 

jω( C 

, 

1 

⋅ ) 

f 

(7.5) 

wobei wieder in idealer Weise das Kapazitätsverhältnis genutzt wird. 

Durch einfachen Austausch der Takte an S1, S2 und S4 ergibt sich ein invertierender Integrator. 

Die nächste Abbildung zeigt oben einen aus dem nichtinvertierenden Integrator abgeleiteten 

summierenden Integrator. Eine Vielzahl der dort dargestellten Schalter ist redundant und kann 

gemäß unterem Bild zusammengefaßt werden. Zusätzlich enthält die Schaltung einen Schalter 

zum Zurücksetzen der Integrationsvariablen. Da jede der SC-Schaltungen am Eingang einen 

Widerstand darstellt, ergibt sich für die Ausgangsspannung: 


ITEM 

1


v 

v v 

1 2 

3 

out = + + 

jωCFR1SC jωCFR2SC jωCFR3SC v 

. (7.6) 

Sollen Terme summiert werden, ist lediglich der oben angedeutete Austausch der Takte erforderlich. 

Noch problematischer als die Realisierung von Widerständen ist die Realisierung von Induktivitäten 

in integrierten Schaltungen. Spulen aus Leiterbahnen sind denkbar, allerdings ist der 

Flächenbedarf maximal und die realisierbaren Induktivitätswerte sind extrem klein. Mit aktiven 

Elementen (Verstärker) läßt sich allerdings auch das Verhalten von Induktivitäten nachbilden. 


ITEM


Die Abbildung zeigt ein RLC-Filter, das mit SC-Schaltungen nachgebildet werden soll. Spannung 

und Strom durch die Induktivität sind mit v 3,i3 bezeichnet. Mit Hilfe eines Widerstandes 

RS (üblicherweise 1 Ω ) wird eine Spannung v'3 

= i3⋅RS definiert. Die Kapazität C 2 kann 

jetzt wie folgt beschrieben werden: 

i2 1 vs 

v2 

v'3 

v 2 = = (i1− i 3) 

= − − . (7.7) 

jωC jωC jωC R jωC R jωC R 

2 2 2 1 2 1 2 

Dies entspricht allerdings einem summierenden Integrator, wie er in der folgenden Abbildung 

im oberen Bild dargestellt ist. Die Kapazitäten ergeben sich dabei zu: 

CF2 1 CF2 

CR 2 1 = ⋅ , CR 2 S = ⋅ 

C f C f 

1 . (7.8) 

Für die Induktivität ergibt sich: 

v' R i 

21 22 

v v 

j L /R j L /R 

2 

4 

3 = S⋅ 3 = − 

ω 3 S ω 3 

S 

S 

. (7.9) 

Dies gibt wiederum einen summierenden Integrator gemäß mittlerem Bild in der folgenden 

Abbildung. Die Elemente ergeben sich damit zu 

L3 CF3 

= ⋅ 

R C 

1 

. (7.10) 

f 

S 31 

Der Kondensator C 4 wird beschrieben mit: 

1 

v 4 = 

jωC v's (i3 − i 5) 

= 

jωC R 

vout 

− 

jωC R 

4 4 S 

4 5 

. (7.11) 

Dies ergibt die untere Schaltung in der folgenden Abbildung mit 

CF4 1 CF4 

CR 4 S = ⋅ , CR 4 5 = ⋅ 

C f C f 

1 . (7.12) 

41 42 


ITEM


Werden die 3 Schaltungen in der Abbildung entsprechend den Signalbezeichnungen verschaltet, 

entsteht eine Schaltung, die das RLC-Filter wie gewünscht realisiert. ES ist offensichtlich, 

daß die Taktfrequenz f deutlich höher als der höchste Frequenzanteil des Eingangssignals sein 

muß. Dies wird natürlich auch vom Abtasttheorem gefordert. Der Schaltung muß daher ein 

Tiefpaßfilter vorgeschaltet werden, das eine geeignete Begrenzung des Eingangssignals gewährleistet. 

7.4 Grundlagen der digitalen Signalverarbeitungsschaltungen 

Die Digitaltechnik ermöglicht eine flexible, leistungsfähige und sehr genaue Verarbeitung 

von Signalen. Numerische Verfahren auf Mikrocontrollern oder Signalprozessoren implemen- 


ITEM


tiert bieten die Möglichkeit der Anwendung weitgehend beliebiger Algorithmen zur Signalverarbeitung 

(Addition, Multiplikation, Integration, Faltung, Transformation, etc.). 

7.4.1 Signalverarbeitungskette 

Da physikalische Signale in der Regel als zeitkontinuierliche, analoge Signale vorliegen, 

müssen diese zunächst in zeitdiskrete, digitale Signale gewandelt werden. Diese können digital 

verarbeitet werden. Danach erfolgt wieder eine Wandlung des verarbeiteten Signals in ein 

zeitkontinuierliches, analoges Signal. Die zugehörige Signalverarbeitungskette ist im folgenden 

dargestellt. 

Nach der Wandlung der physikalischen Signalgröße in ein analoges elektrisches Signal, erfolgt 

zunächst eine Bandbegrenzung durch Tiefpassfilterung (LPF). Die Tiefpassfilterung 

verhindert, dass hochfrequente Signalanteile, deren Frequenzen das Abtasttheorem nicht erfüllen 

(Unterabtastung), zum Alias-Effekt führen (s.u.). Durch ein Abtast-Halteglied (S/H) 

entsteht aus dem zeitkontinuierlichen ein zeitdiskretes analoges Signal. Danach erfolgt mit einem 

Analog-Digitalwandler (ADC) eine Quantisierung der zeitdiskreten Signale und deren 

Darstellung durch einen digitalen Code. Das Signal wird jetzt durch eine zeitlich Folge von 

digitalen Codes repräsentiert. In diesem Zustand kann die digitale Signalverarbeitung erfolgen. 

Das resultierende, verarbeitete digitale Signal wird danach mit Hilfe eines Digital- 

Analogwandlers (DAC) in ein zeitdiskretes, analoges Signal gewandelt. Ein Tiefpassfilter 

(LPF) entfernt die hochfrequenten Signalanteile und „glättet“ das zeitdiskrete Signal zum verarbeiteten 

zeitkontinuierlichen Signal, das mit Hilfe eines Wandlers in die gewünschte physikalische 

Signalgröße gewandelt wird. 

7.4.2 Alias-Effekt 

Die folgende Abbildung zeigt anschaulich den Entstehung des Alias-Effekts durch Unterabtastung. 

Die Abtastperiode entspricht etwa dem 3,3-fachen der Signalperiode. Die Abtastpunkte 

ergeben eine harmonische Schwingung, deren Frequenz ungleich der Frequenz des Signals 

ist. Man kann einfach zeigen, dass die Frequenz des Alias-Signals gleich der Differenz von 

Signalfrequenz und Abtastfrequenz ist: 

fAlias = fSig− 

fT. 

(7.13) 

Der Alias-Effekt führt zu Signalverzerrungen. Er muß durch Tiefpassfilterung des Signals und 

durch eine hinreichend hohe Abtastfrequenz verhindert werden. 


ITEM


7.4.3 Abtastung 

Die Abtastung erfolgt mit Abtast-Haltegliedern, wie sie in 7.2 dargestellt wurden. Die folgende 

Abbildung zeigt das Ausgangssignal eines Abtast-Haltegliedes für ein gegebenes Eingangssignal. 

Das Ausgangssignal schwingt zunächst ein. Erst nach Abschluß des Einschwingvorgangs 

darf das Halte-Signal erfolgen. Ladungsinjektion und Spannungsteilung des 

Taktes führen zu einer Fehlspannung (pedestal error), die minimiert werden muß. Leckströme 

des Haltekondenators und der endliche Eingangswiderstand des Operationsverstärkers führen 

zu einer schleichenden Entladung (droop – error, to droop – welken, schwinden). 

Nichtlinearitäten, Offset-Spannung u.a. des Verstärkers führen zu weiteren Fehlern. 

Ein typischer Fehler der Abtast-Halte-Glieder ist der sog. „Aperturfehler“. Durch Störungen 

des Haltesignals ist der Zeitpunkt der Trennung des Haltekondensators vom Eingangssignal 

nur ungenau festgelegt. In der folgenden Abbildung wird anschaulich gezeigt, wie es zum 

Aperturfehler kommt, der besonders groß ist, wenn die zeitliche Änderung des Eingangssignal 

groß ist. 


ITEM


7.4.4 Prinzipien der Analog-Digital-Wandlung 

Die folgende Abbildung zeigt das Prinzipschaltbild eines A/D-Wandlers. Das Verhältnis 

vIN 

0< 

< 1 bestimmt den Zustand des digitalen Ausgangssignals. 

V 

REF 

Bei einer Breite des Ausgangssignals von N Bits, können 2 unterschiedliche Ausgangszustände 

unterschieden werden. Im folgenden soll als Ausgangscode der Dualcode vereinbart 

sein. Eine Codewandlung in einen beliebigen anderen Binärcode ist unproblematisch. Bei 

äquidistanter Quantisierung können Eingangsspannungsdifferenzen von 

N 

VREF 

∆ vIN 

= 1LSB 

(7.14) 

N 

2 

aufgelöst werden. Diese Auflösung entspricht der Auflösung der niedrigsten Quantisierungsstufe 

(des niederwertigen Bits, LSB). Man bezeichnet diese Auflösung daher als 1 LSB. Die 

folgende Abbildung zeigt die Transfercharakteristik eines idealen 3 Bit A/D-Wandlers. Auf 

der Abszisse ist die Eingangsspannung in Relation zur Referenzspannung aufgetragen. Die 

Ordinate zeigt den resultierenden Code und das zugehörige quantisierte analoge Signal in 

Form einer Treppenstufe. Die Differenz zwischen Eingangs- und quantisiertem Signal ergibt 


ITEM


den „Quantisierungsfehler“, der im unteren Teil des Bildes dargestellt ist. In dem dargestellten 

Fall ergibt der maximale Quantisierungsfehler 

VREF 

emax = 0,5 ⋅ 0,5LSB. 

(7.15) 

N 

2 

Bei einem realen ADC sind die Quantisierungsstufen nicht uniform. Als Differentielle Nichtlinearität 

(DNL) wird die Differenz zwischen der Weite der einzelnen Quantisierungsstufe 

und der Weite der idealen Quantisierungsstufe bezeichnet. In der folgenden Abbildung wird 

der Einfluß der DNL auf den Quantisierungsfehler dargestellt. Offensichtlich ist der mittlere 

Quantisierungsfehler gleich dem maximalen Quantisierungsfehler des idealen ADC. 


ITEM


In der nächsten Abbildung ist der Einfluß von Offsetfehler (links) und Verstärkungsfehler 

(rechts) auf den Quantisierungsfehler dargestellt. Der Offsetfehler führt zu einer Überlagerung 

des Quantisierungsfehler mit einem konstanten Wert, während der Verstärkungsfehler zu 

einem zunehmenden Quantisierungsfehler mit zunehmender Eingangsspannung führt. 

Als Störspannungsabstand (signal-to-noise ratio, SNR) wird das Verhältnis von Effektivwert 

des Nutzsignals zum Effektivwert der Störspannung bezeichnet: 

Vin,max 

SNR = 20⋅ log( ) . (7.16) 

V 

Der Störspannungsabstand soll für den Fall des idealen ADC bestimmt werden. Die maximale 

Eingangsspannung ist durch die Referenzspannung gegeben. Unter der Voraussetzung, daß es 

sich um eine ungestörte, harmonische Schwingung handelt, ergibt sich für ihren Effektivwert: 

N 

1 VREF 

2 vLSB 

V in,max 

= ⋅ = 

2 2 2 2 (7.17) 

Der Effektivwert der Störspannung ergibt sich durch quadratische Mittelung des Quantifizierungsfehlers, 

der im unteren Teil der Abb. ... als „Sägezahnfunktion“ dargestellt ist: 

v+ vLSB 

1 

2 

E e de 

vLSB 

v 

stoer 

vLSB 

= ∫ = (7.18) 

12 

SNR = 20⋅ log( 

N 

2 vLSB 

2 2 

vLSB 

12 

) = 20⋅N⋅ log(2) + 20⋅log(12) −20⋅ log(2 2) (7.19) 

SNR = 6,02N + 1,76 

(7.20) 


ITEM


Der Störspannungsabstand ist beim idealen ADC demnach linear abhängig von der Auflösung 

des ADC. Umgekehrt kann aus dem erforderlichen Störspannungsabstand die erforderliche 

Auflösung des ADC berechnet werden. Wird beispielsweise ein Störspannungsabstand von 80 

dB gefordert, ergibt sich die Auflösung N zu 

80 −1,76 

N = = 12,99 ≈13bit . (7.21) 

6,02 

7.4.5 Prinzipien der Digital-Analog-Wandlung 

Die Abbildung zeigt das Prinzipschaltbild eines D/A-Wandlers (DAC) ist in nachfolgender 

Abbildung dargestellt. Die Ausgangsspannung kann diskrete Werte im Intervall 

0≤ vOUT < VREF 

(7.22) 

annehmen. Das digitale Eingangssignal mit der Informationsbreite (Auflösung) N Bit adressiert 

das jeweilige diskrete Ausgangssignal 

D 

v OUT (D) = ⋅ V N REF . (7.23) 

2 

Die nachfolgende Abbildung zeigt die Übertragungscharakteristik für einen idealen 3-Bit 

DAC. Auf der Abszisse ist der Eingangscode aufgetragen. Auf der Ordinate ist entsprechend 

das ideale Ausgangssignal in Bezug zur Referenzspannung aufgetragen. Das Spannungsinkrement 

ergibt sich zu 

∆ v = 2 V 1 LSB 

−N 

OUT REF 

(7.24) 

und wird anschaulich als 1 LSB bezeichnet, da dies die Spannungsänderung bei Veränderung 

des LSB ist. In den eingezeichneten Punkte stimmen Ausgangs- und Sollspannung überein. 

Der maximale Fehler der Ausgangsspannung beim idealen DAC ist demnach 

− (N+ 1) 

e = 0,5⋅∆ v = 2 ⋅V0,5 LSB. 

(7.25) 

max OUT REF 


ITEM


Die maximale Ausgangsspannung beträgt 

v 

OUT,max 

N 

2 −1 

N REF 

= V . (7.26) 

2 

Die folgende Abbildung zeigt die Übertragungscharakteristik eines nichtidealen DAC. Die 

Ausgangsspannung weicht von der Sollspannung ab. Die Spannungsdifferenz der einzelnen 

Übergänge weicht von der idealen Spannungsdifferenz ab. Die Übertragungscharakteristik ist 

nichtlinear. Als differentielle Nichtlinearität des i-ten Übergangs wird definiert: 

DNL = ( v −v) −∆v. 

(7.27) 

Angegeben wird sie üblicherweise in LSB. 

i OUT , i+ 1 OUT , i OUT , ideal 


ITEM


Als integrale Nichtlinearität INLi 

wird die Abweichung der Ausgangsspannung von der idealen 

Übertragungscharakteristik für einen bestimmten Code i bezeichnet (vgl. folgende Abbildung): 

INL = v −v− 

i OUT , i OUT , i ideal 

. (7.28) 

Die Benennung deutet an, daß die integrale Nichtlinearität sich aus der Summation der differentiellen 

Nichtlinearitäten ergibt. 

Für Offsetfehler, Verstärkungsfehler und Störspannungsabstand ergeben sich entsprechende 

Beziehungen wie im Fall des ADC. 

7.5 Digital-Analogwandler 

Da DAC in ADC-Schaltungskonzepten Verwendung finden, soll zunächst eine Auswahl an 

DAC-Konzepten betrachtet werden. 

Ein offensichtlich einfaches Konzept ergibt sich bei Verwendung einer Widerstandskette, wie 

sie in der folgenden Abbildung dargestellt ist. Es ist lediglich erforderlich den betreffenden 

„Abgriff“ der Spannungsteilerkette mit dem Ausgang des DAC zu verbinden. Um eine Belastung 

des Spannungsteilers zu vermeiden, muß der Ausgang durch einen Spannungsfolger gepuffert 

werden. Es werden 2 Widerstände in der Kette benötigt. Eine entsprechende Anzahl 

an Schaltern ist erforderlich. Die Schalter bilden kapazitive Lasten, die das 

Einschwingverhalten des DAC beeinflussen. Bei der Schaltung im linken Teil der Abbildung 

ist der Ausgang mit N Schaltern verbunden. Bei Verwendung eines binären Schalterfeldes 

(rechte Abbildung) wird der Ausgang lediglich von Schaltern belastet. 

N 

2 N 

2N 


ITEM



ITEM



ITEM



ITEM

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