Technische Grundlagen der Informatik 3. Musterlösung – Timings ...

Prof. Dr.-Ing. Sorin A. Huss
Technische Grundlagen der Informatik
3. Musterlösung – Timings und einfache Speicher
Wintersemester 2010/11
Aufgabe 1 Timing
Berechnen Sie die maximale Ausbreitungsverzögerung der folgenden Schaltung. t pd jedes einzelnen Gatters beträgt 5 ns,
die Leitungsverzögerung wird vernachlässigt.
Können Sie eine Schaltung mit derselben Funktion, aber kleinerer Ausbreitungsverzögerung angeben? Es stehen beliebige
Gatter zur Verfügung.
A
B
&
C
≥ 1
D
&
F
Die Ausbreitungsverzögerung beträgt 3 t pd = 15 ns.
Die Schaltung implementiert die Funktion F = (AB + C)D. Sie ist 3-stufig. Durch Ausmultiplizieren kann sie auf die
2-stufige Funktion F = ABD + C D gebracht werden, die nur noch eine Ausbreitungsverzögerung von 2 t pd = 10 ns hat.
Aufgabe 2 Hazards
Gegeben ist die folgende Funktion: F = bc + a¯cd + ā¯b¯c.
a) Zeichnen Sie die Schaltung. Verwenden Sie dabei ausschließlich AND-, OR- und NOT-Gatter.
a
1
&
1
b
c
d
&
≥ 1
F
1
&
b) Können in der Schaltung Hazards auftreten? Wenn ja, wo? Wenn nein, warum nicht?
Zur Untersuchung wird die Funktion in ein K-Diagramm eingetragen und untersucht, ob es benachbarte 1en gibt,
die nicht gemeinsam überdeckt sind.
Alexander Biedermann biedermann@iss.tu-darmstadt.de · Felix Deichmann deichmann@iss.tu-darmstadt.de · (0 61 51) 16-6710 1

ab
a
cd
00
00 01 11 10
1 0 0 0
c
01
11
10
1 0 1 1
0 1 1 0
0 1 1 0
d
b
An den blau markierten Stellen können potentiell Hazards auftreten.
c) Simulieren Sie das Schaltnetz an den Übergängen
• ab¯cd → abcd (1)
• abcd → ab¯cd (2)
• ā¯b¯cd → a¯b¯cd (3)
• a¯b¯cd → ā¯b¯cd (4)
Zeichnen Sie hierzu den Zeitverlauf der Ein- und Ausgangssignale auf. Gehen Sie davon aus, dass jedes Gatter eine
Ausbreitungsverzögerung von 5 ns hat.
0 ns 5 ns 10 ns 15 ns 20 ns 25 ns 30 ns
a
b
c
d
a
b
c
bc
acd
abc
F
0 ns 5 ns 10 ns 15 ns 20 ns 25 ns 30 ns
a
b
c
d
a
b
c
bc
acd
abc
F
Abbildung 1: abcd → abcd (1)
Abbildung 2: abcd → abcd (2)
2 Alexander Biedermann biedermann@iss.tu-darmstadt.de · Felix Deichmann deichmann@iss.tu-darmstadt.de · (0 61 51) 16-6710

0 ns 5 ns 10 ns 15 ns 20 ns 25 ns 30 ns
a
b
c
d
a
b
c
bc
acd
abc
F
0 ns 5 ns 10 ns 15 ns 20 ns 25 ns 30 ns
a
b
c
d
a
b
c
bc
acd
abc
F
Abbildung 3: abcd → abcd (3)
Abbildung 4: a¯b¯cd → ā¯b¯cd (4)
d) Geben Sie eine Funktion an, die keine Hazards enthält.
Bei der störimpulsfreien Funktion werden neue Terme an den kritischen Übergängen der Funktion hinzugefügt.
Die komplette Funktion lautet: F(a, b, c, d) = bc + a¯cd + ā¯b¯c + abd + ¯b¯cd
e) Erweitern Sie die ursprüngliche Schaltung mit den gewonnenen Erkenntnissen, damit diese störimpulsfrei wird.
&
a
1
&
1
&
≥ 1
F
b
c
d
1
&
&
Aufgabe 3 Flip-Flops
Entwerfen Sie ein T-Flip-Flop. Es wechselt den Zustand bei jeder steigenden Taktflanke, wenn am Eingang T eine 1 anliegt,
ansonsten behält es seinen Wert. Verwenden Sie zu Realisierung ein D-Flip-Flop und primitive Gatter.
Die Übergangsgleichung eines T-Flip-Flops ist Q ′ = QT+QT. Somit muss diese Funktion vor den Eingang des verwendeten
D-Flip-Flops geschaltet werden.
Alexander Biedermann biedermann@iss.tu-darmstadt.de · Felix Deichmann deichmann@iss.tu-darmstadt.de · (0 61 51) 16-6710 3

T
1 &
≥ 1
D
Q
Q
&
C LK
Q
Q
Aufgabe 4 Timing
Berechnen Sie die Ausbreitungsverzögerung der folgenden Schaltung. t pd jedes einzelnen Gatters beträgt 4 ns. Geben Sie
eine Schaltung an, die eine maximale Ausbreitungsverzögerung von 10 ns hat. Verwenden Sie dabei nur XOR-Gatter mit
2 Eingängen.
A
B
= 1
C
= 1
D
= 1
F
Die Ausbreitungsverzögerung beträgt 3 t pd = 12 ns.
Eine Schaltung mit äquivalenter Funktion mit nur 8 ns Ausbreitungsverzögerung ist die folgende:
A
B
= 1
= 1
F
C
D
= 1
Aufgabe 5 Register
Es ist folgende Spezifikation eines Registers gegeben:
• Als Speicherelement soll ein positiv flankengetriggertes D-Flip-Flop eingesetzt werden.
• Außer dem Takt existieren zwei externe Steuereingänge, S 0 und S 1 , sowie drei externe Dateneingänge, SR, SL und
DI.
• Der aktuelle Inhalt D des Registers ändert sich gemäß folgenden Regeln:
– S 0 = S 1 = 0 : ersetze D durch DI.
– S 0 = 0, S 1 = 1: ersetze D durch SL
– S 0 = 1, S 1 = 0: ersetze D durch SR
– S 0 = S 1 = 1: aktuellen Wert halten.
Zeichnen Sie ein Schaltbild für das Register.
Vor den Eingang des Flip-Flops wird ein Multiplexer geschaltet, der in Abhängigkeit von den Steuereingängen den entsprechenden
Wert an das Speicherelement weiterleitet.
4 Alexander Biedermann biedermann@iss.tu-darmstadt.de · Felix Deichmann deichmann@iss.tu-darmstadt.de · (0 61 51) 16-6710

DI
0
SR
SL
1
4:1 MUX
2
3
D
Q
D-Flip-Flop
CLK
C
Q
S 1
S 0
Aufgabe 6 Hazards
Untersuchen Sie den folgenden Schaltplan auf Hazards. Gehen Sie von einer Ausbreitungsverzögerung von 5 ns je Gatter
aus.
B
A
1
&
C
1
&
≥ 1
F
D
1
&
Aus dem Schaltbild lässt sich die Funktion F = A¯C D + ĀB + ĀC ¯D ablesen. Diese wird zur Überprüfung in ein K-Diagramm
eingetragen.
AB
C D
00
A
00 01 11 10
0 1 0 0
C
01
11
10
0 1 1 1
0 1 0 0
1 1 0 0
D
B
Im K-Diagramm erkennt man, dass ein kritischer Übergang zwischen ĀB ¯C D → AB ¯C D bzw. AB ¯C D → ĀB ¯C D liegt. Hier
kann potentiell ein Störimpuls auftreten. Zur Überprüfung muss eine Simulation der fraglichen Stellen durchgeführt
werden. Es müssen immer beide Richtungen betrachtet werden.
Alexander Biedermann biedermann@iss.tu-darmstadt.de · Felix Deichmann deichmann@iss.tu-darmstadt.de · (0 61 51) 16-6710 5

0 ns 5 ns 10 ns 15 ns 20 ns 25 ns 30 ns
A
A
B
C
C
D
D
AB
AC D
AC D
F
0 ns 5 ns 10 ns 15 ns 20 ns 25 ns 30 ns
A
A
B
C
C
D
D
AB
AC D
AC D
F
Abbildung 5: Simulation ĀB ¯C D → AB ¯C D
Abbildung 6: Simulation AB ¯C D → ĀB ¯C D
Durch die Simulation kann man erkennen, dass sich ein Störimpuls beim Übergang von AB ¯C D → ĀB ¯C D zeigt.
6 Alexander Biedermann biedermann@iss.tu-darmstadt.de · Felix Deichmann deichmann@iss.tu-darmstadt.de · (0 61 51) 16-6710