Interface-Baustein - Ra.informatik.tu-darmstadt.de

Inhalt Teil 5 

7. Ein-/Ausgabeorganisation und Rechnerkommunikation 

1 

7.1 Prozessorgesteuerte Ein-/Ausgabe 

7.1.1 Ein einfacher Interface-Baustein 

7.1.2 Synchronisationstechniken 

7.1.3 Gleichzeitige Bearbeitung mehrerer 

Ein-/Ausgabevorgänge 

7.2 Allgemeine Übertragungsmerkmale 

7.2.1 Punkt-zu-Punkt- und 

Mehrpunktverbindung 

7.2.2 Schnittstellen 

7.2.3 Software- und hardwaregesteuerte 

Datenübertragung 

7.2.4 Serielle und parallele 


7.2.5 Synchrone und asynchrone 


7.2.6 Simplex-, Halbduplex- und 

Duplexbetrieb 

7.2.7 Übertragungs-, Transfer- und 

Schrittgeschwindigkeit 

7.3 Parallele Schnittstellen 

7.3.2 Parallel-Interface-Baustein PIA 

7.4 Serielle Schnittstellen 

7.4.1 V.24/V.28 (RS-232-C) 

7.5 Asynchron serielle Datenübertragung 

7.5.1 Bit- und Zeichensynchronisation 

7.5.2 Erhöhung der 

Übertragungssicherheit 

7.5.3 Asynchron serieller Interface- 

Baustein 

7.6 Synchron serielle Datenübertragung 


7.6.2 BISYNC, HDLC, SDLC-Protokoll 

7.6.3 Synchron serieller Interface- 


R. Hoffmann, TU Darmstadt, FG Rechnerarchitektur Systementwurf mit Mikroprozessoren WS 09/10

7. Ein-/Ausgabeorganisation 

und Rechnerkommunikation 

2 

Problem: Die Peripheriegeräte können nicht direkt an einen schnellen Bus 

(Prozessorbus, Systembus) angeschlossen werden. 

Interface-Baustein (EA-Einheit, IO Port) führt die Anpassung der Protokolle 

durch. 

Steuerung der EA durch 

Prozessor (prozessorgesteuerte EA) 

Controller mit Master-Funktion (z.B. DMA-Controller) 

programmierbaren EA-Prozessor 


7.1 Prozessorgesteuerte Ein-/Ausgabe 

3 

Aktionen eines EA-Vorgangs 

Start 

Gerät in bestimmten Zustand bringen 

z.B. Plattenzugriffsarm positionieren 

Datenübertragung und Synchronisation 

Bei Blockübertragung: auch 

Datenelementzähler erhöhen 

und Adressen erhöhen 

Statusinformation lesen und auswerten 

z. B. zur Fehlerbehandlung 

Stop 


7.1.1 Ein einfacher Interface-Baustein 

4 

 

 

Einfachster Interface-Baustein: Datenregister, liegt im Speicher- oder EA- 

Adressraum 

Andere Interface-Bausteine besitzen serielle oder parallele Schnittstelle zur 

Peripherie (peripherer Datenweg). 

Ein Interface-Baustein besitzt im allgemeinen folgende Register: 

Steuerregister (control register) CR, zur Auswahl bestimmter Kommandos, 

Betriebsarten, Übertragungsprotokolle 

Statusregister (status register) SR, zur Rückmeldung von Zustandsinformationen 

an den Prozessor (z. B. zur Synchronisation, Interruptverarbeitung) 

Datenregister (data register) DR, auch getrennt für die Eingabe bzw. Ausgabe. (Die 

Eingabe kann auch über einen ungepufferten Eingabedatenweg erfolgen.) 


Systemstruktur mit Interface-Bausteinen 

5 


7.1.2 Synchronisationstechniken 

6 

Prozessor Interface Peripheriegerät Benutzer 

ggf. 

Synchronisation 



Synchronisationsinformation, Synchronisationszeitpunkte 

Alternativen 

 

 

 

Ist eingebettet in den Datenstrom (vergl. asynchron serielle Übertragung). 

Übertragung wird durch Handshake kontrolliert 

oder findet in einem vorgegebenen Zeitraster / Protokoll statt. 


Synchronisation durch Busy-Waiting 

7 

Prozessor wartet 

(Warteschleife, oder in 

regelmäßigen Abständen) 

auf ein gesetztes READY- 

Bit im Statusregister 

READY= 

DAV: Eingabe 

if READY-Bit = true then 

goto EA-Routine 

DACK: Ausgabe 


Synchronisation durch Busy-Waiting 

8 

READY-Bit wird durch das READY-Signal von der Peripherie gesetzt 

 

 

Ausgabe: Peripherie hat die Daten aus dem DR übernommen (DATA ACK). 

Eingabe: Peripherie hat Daten bereitgestellt bzw. hat die Daten in das Datenregister 

des Interfaces geschrieben (DATA AVAILABLE). 

Abfrage des READY-Bits in Warteschleife oder periodisch 

Zurücksetzen der READY-Bits 

 

 

Nachteile 

 

 

 

programmgesteuert 

automatisch 

• Ausgabe: mit dem Schreiben des Datums durch den Prozessor (DACk write DACK:=0) 

• Eingabe: mit dem Lesen des Datums durch den Prozessor (DAV read DAV:=0) 

Hoher Zeitverbrauch durch die wiederholten Abfragen 

Prozessor muss schneller als die Peripherie sein. (Kein Handshake zum Anhalten der 

P.) 

Gleichzeitige Bearbeitung mehrerer EA-Vorgänge kann zeitkritisch werden 


Synchronisation durch Programmunterbrechung 

9 

 

 

 

 

 

READY-Bit wirkt als 

Interruptsignal. 

Laufendes Programm wird durch 

eine EA-Service-Routine 

unterbrochen. 

Durch den Organisationsaufwand 

entsteht eine Zeitverzögerung 

bis zur ersten Reaktion. 

Vorteil: Prozessor ist nicht mit 

dem Warten beschäftigt. 

Beachte auch hier: Die EA- 

Routine des Prozessors muss 

schneller als die Peripherie sein, 

falls der Prozessor die Peripherie 

nicht bremsen kann. - Man 

spricht dann auch von der 

freilaufenden EA. 


Allgemeines Prinzip: Sicherer Datentransport mit 

Handshakes (Wdh.) 

10 

Sender: 

Empfänger: 

Daten stehen bereit (Data available DAV) 

Daten abgeholt (Data acknowledge DACK), erneut bereit 

Aufforderung 

zum Empfangen 

Empfangsbereit 

MASTER 

DAV 

SLAVE 

Data 

WRITE 

DACK 


zum Senden 

Sendebereit 

MASTER 

DAV 

SLAVE 

Data 

DACK 

READ 


Synchronisation durch Handshaking: Ausgabe 

11 

Prozessor 

2 

[1] 

Interface 

READY(DACK) 

3 

5 

ACKN(DAV) 

Peripherie 

4 

Datum 

1. on READY: Prozessor (Interrupt-SR oder Busy-Waiting) transportiert das 

nächste Datum in das Interface und meldet Bereitstellung mit 

ACKN(DAV) 

2. on ACKN: Peripherie holt Datum aus dem Interface-DR ab und bestätigt 

mit READY(DACK) 


Synchronisation durch Handshaking: Eingabe 

12 

Prozessor 

5 

4 

READY(DAV) 

3 

5, [1] 

ACKN(DACK) 

Peripherie 

2 

Interface 

1. on ACKN : Peripherie überträgt das nächste Datum in das Interface und 

meldet die Bereitstellung mit READY (DAV) 

2. on READY: Prozessor (Interrupt oder Busy-Waiting) liest das Datum aus 

dem Interface-DR, das mit ACKN(DACK) quittiert. 


Synchronisation durch Handshaking 

Hardware 

13 


Beispiel 7.1: Dateneingabe mit Handshake und 

Busy-Waiting 

14 

128 Bytes sollen über 

das 8-Bit-Datenregister 

DR in einen 

Speicherbereich ab der 

Adresse BUFFER 

eingelesen werden. 

Das READY-Signal 

wird im 8-Bit- 

Interface- 

Statusregister SR, 

Bitposition 7, 

zwischengespeichert. 

(Der Interface-Baustein 

kann keinen Interrupt 

auslösen, weil das dieser 

Position zugeordnete 

Interrupt-Enable-Bit 

zurückgesetzt wurde.) 

automatisch 

DR 

in den Speicher 


Beispiel 7.2: Dateneingabe mit Handshake und 

Programmunterbrechung 

15 

Das Interrupt-Enable-Bit ist 

vorher gesetzt worden. 

Dadurch kann das Interface 

ein Interruptsignal erzeugen, 

nachdem SR7 durch READY 

gesetzt wurde. 

Ansonsten wie Beispiel 6.1. 

READY SR7 

if IRENABLED then IRQ# 

Globaler Buffer- 

Pointer BUPTR 

Interrupt 

automatisch 

R0 retten 


X-ON/OFF-Synchronisation 

(Software-Flusssteuerung, software data flow control) 

16 

Empfänger empfängt Daten in einem Puffer (z. B. Drucker). Zur Vermeidung eines 

Datenverlustes muss der Empfänger den Datenstrom anhalten können. 

 

Durch Rücksenden von X-OFF (13hex, device control) wird der Sender 

veranlasst, den Sendevorgang zu unterbrechen. 

 

Durch X-ON (11hex, device control) wird der Sender veranlasst, 

fortzufahren. 

Empfänger 

Sender 

warte mal 

mach weiter 

X-OFF 

X-ON 


7.1.3 Gleichzeitige Bearbeitung mehrerer Ein- 

/Ausgabevorgänge 

17 

Ein EA-Vorgang kann durch einen weiteren mit höherer Priorität 

unterbrochen werden. Der unterbrochene EA-Vorgang muss 

anschließend korrekt zu Ende geführt werden. 

Polling 

 

Interfaces, die auf einer Prioritätsebene liegen, liefern ein gemeinsames 

Interrupt-Signal (wired-or). 

 

Die Statusregister (READY-Bits) der Interfaces werden in einer definierten 

zyklischen Sequenz getestet, bis eine Anforderung vorliegt. Dann erfolgt die 

Verzweigung in die EA-Routine. In dem Interface, das bedient wird, wird 

die Anforderung (READY-Bit) zurückgesetzt. 


Polling 

18 

alle Anforderungen 

werden 

nacheinander 

bedient 

"fair" 

Bei jeder 

Bedienung wird 

eine feste 

Reihenfolge 

eingehalten 

"unfair" 


Unterbrechbarkeit von Ein-/Ausgabeprogrammen 

19 

Busy-Waiting-Routine: Anforderung höherer Priorität kann nur dann 

berücksichtigt werden, wenn sie innerhalb der laufenden EA-Routine explizit 

abgefragt wird. 

Interrupt-Service-Routine: 

Anforderung höherer Priorität wird automatisch berücksichtigt. 

 

 

Die IR-Service-Routinen schachteln sich ineinander. 

Der Unterbrechungszeitpunkt ist nicht bekannt. 

Der komplette Status der laufenden Routine muss sofort nach dem Eintritt in die 

IRC höherer Priorität gerettet und vor dem Verlassen wieder hergestellt werden. 

• PC und SR werden automatisch gerettet, alle weiteren Register müssen explizit 

(vorzugsweise auf dem Supervisor-Stack) gerettet werden (z. B. durch MOVMR). 


Codierte/Uncodierte Interruptanforderungen 

20 

Codierte Interruptanforderungen (wie beim Modellprozessor) 

 

Interrupt der Priorität i sperrt automatisch Interrupts der Priorität

7.2 Allgemeine Übertragungsmerkmale 

7.2.1 Punkt-zu-Punkt- und Mehrpunktverbindung 

21 

 

 

Punkt-zu-Punkt-Verbindung (direkte Verbindung zwischen zwei "Geräten") 

 

Jedes Gerät wird über einen gerätespezifischen Controller direkt an den Systembus angeschlossen. 

(Zwischen Systembus/Mikroprozessor (Punkt A) und Gerät (Punkt B) existiert eine spezifische 

Verbindung/Schnittstelle) 

Mehrpunktverbindung 

 

Mehrere gleichartige Geräte werden durch einen Controller (Host-Adapter) bedient (z.B. SCSI- 

Bus). 


7.2.2 Schnittstellen 

7.2.3 Software- und hardwaregesteuerte 


22 

Schnittstelle 

physikalische (elektrische) Eigenschaften der Signalleitungen 

die benannten Signale auf den Signalleitungen 

Bedeutung (Funktion) der Signale 

Übertragungsprotokoll (zeitliche und logische Reihenfolge der Signale) 

Kontrolle (Datentransport und Synchronisation) 

rein softwaregesteuert 

rein hardwaregesteuert 

hardwareunterstützt 


7.2.4 Serielle und parallele Datenübertragung 

7.2.5 Synchrone und asynchrone Datenübertragung 

23 

(Bit) Seriell: 

Die Bits eines Zeichens werden 

auf einer einzigen Datenleitung 

nacheinander in einem festen 

Schrittakt übertragen. 

(Bit) Parallel: 

Alle Bits eines Zeichens/Datums 

werden gleichzeitig übertragen. 

Synchron: Übertragung in einem 

festen Zeitraster 

 

gemeinsamer Takt für Sender und 

Empfänger oder zwei 

Taktgeneratoren, Empfänger 

synchronisiert sich durch die im 

Datenstrom enthaltene 

Taktinformation 

Asynchron: Abstand zwischen zwei 

Zeichen ist beliebig lang. 

 

Zwei Taktgeneratoren, Empfänger 

synchronisiert sich erneut mit 

jedem Zeichentransport durch die 

im Datenstrom enthaltene 

Start/Stop-Information. 


7.2.6 Simplex-, Halbduplex- und Duplexbetrieb 

24 

 

 

 

Simplexbetrieb: in einer Richtung, unidirektional 

Halbduplexbetrieb: abwechselnd in der einen oder anderen Richtung, 

bidirektional 

(Voll)Duplexbetrieb: gleichzeitig in beiden Richtungen 


7.2.7 Übertragungs-, Transfer- und Schrittgeschwindigkeit 

25 

Übertragungsgeschwindigkeit, 

Übertragungsrate, 

Übertragungsbandbreite 

Anzahl der übertragbaren Bits/Sekunde 

(bit/s, bps) bzw. Bytes/Sekunde (byte/s) 

Transfergeschwindigkeit 

Netto-Übertragungsrate (Übertragungsrate 

abzüglich zusätzlich übertragener Information) 

Schrittgeschwindigkeit 

auch Symbolrate 

Symbole/Sekunde (Baud) bei der seriellen 

Übertragung. 

(pro Schritt können sich je nach Modulationsverfahren 

n Zustände verändern) 


7.3 Parallele Schnittstellen 

26 

 

 

universelle (allgemein verwendbar), z. B. für Steuer- und Regelaufgaben 

spezielle für bestimmte Gerätetypen (z. B. Platten: SCSI, für Drucker 

Centronics) 

7.3.1 Universelle Parallel-Schnittstellen 

Systembusschnittstelle: 

Peripherieschnittstelle: 

Daten, Adressen, Kontrolleitungen 

EA-Tore (8, 16, 32 Bit breit), Kontrolleitungen 

periphere Datenformate: 

Zeichen (7, 8 Bit), BCD-Ziffern (4 Bit), 

Digitalwerte (z.B. 16 Bit AD/DA) 


Datenpufferung und Synchronisation 

27 


7.3.2 Parallel-Interface-Baustein PIA 

28 

(Parallel Interface Adaptor) 

PIA 

 

 

 

Peripherieschnittstelle 

zwei EA-Tore A und B 

PD7-PD0: Peripheral Data, 8 bidirektionale 

Datenleitungen 

C1, C2: Handshake-Signale 

Aufgaben 

Zwischenspeicherung der Daten 

Anpassung der Datenformate 

Unterstützung der Synchronisation 

und Interruptverwaltung 


PIA: Systembusschnittstelle 

29 

Kontrollsignale für synchronen 

Buszyklus 

Chip Select 

RegisterSelect i zur Auswahl der Register 

Datenbusanschluss mit Tristate-Logik 

DMA-Request, Anforderung an DMAC 

Interrupt-Request 

IR-Daisy-Chain-Signale 

Baustein-Initialisierung 

Arbeitstakt 


PIA: Peripherieschnittstelle 

30 

Peripheral Data, Port A, 8 

bidirektionale Datenleitungen 

Handshake-Signale Port A 

Peripheral Data, Port B, 8 

bidirektionale Datenleitungen 

Handshake-Signale Port B 


PIA: interne Struktur 

31 

Control Register 

Statusregister 

Data Direction Register, 

Datenrichtung jedes Bits 

programmierbar 

Datenregister 


PIA: Steuerregister (Control Register) 

Erklärungen s. nächste Folien 

32 

(durch CR0) 

(gesteuert durch CR3 und CR2) 



PIA Steuerregister 

33 

IRQ# 

C1-IR 

SR7 

rise/fall C1 

A) if C1-DMA=0 (kein DMA-Betrieb) 

C1-TRANS fallende oder steigende C1-Signalflanke setzt SR7 

C1-IR 

=1: und SR7 Auslösen eines Interrupts IRQ#=0 

fall / rise 

DMARQ# 

rise/fall C1 

B) if C1-DMA=1 

rise/fall C1 erzeugt DMA-Request, (SR7 wird nicht gesetzt, 

kein IRQ#) 

(rise/fall abhängig von C1-TRANS) 


PIA Steuerregister 

34 

IRQ# 

read 

C2-IR 

Interrupt-Eingang 

rise/fall C2 

SR6 

DRA 

rise/fall C2 



write 

Eingabe-Handshake 

DRB 

C2-MODE=0: C2 ist Interrupt-Eingang 

C2-TRANS 

fallende oder steigende C2-Signalflanke setzt SR6 

C2-IR 

=1: und SR6 Auslösen eines Interrupts IRQ#=0 

rise/fall C2 

Ausgabe-Handshake 

C2-Mode =1: C2 ist Handshake-Ausgang oder Pegel 

C2-HS=0: automatischer Handshake 

Tor A: Eingabe-Handshake, C2A reagiert auf 

Lesezugriff DRA 

Tor B: Ausgabe-Handshake, C2B reagiert auf 

Schreibzugriff DRB 

C2-HS=1: programmierter Pegel für C2, wird definiert durch C2-STATE 



35 

 

 

 

C1-Flanke SR7 if C1-IR Enabled then IRQ# 

(wenn C2-Mode = C2 als Eingang programmiert): 

C2-Flanke SR6 if C2-IR Enabled then IRQ# 

SR7 und SR6 müssen durch das Programm zurückgesetzt werden 

(Befehl Schreiben von 11 nach SR7,SR6) löscht SR7, SR6 



36 

1 

2 

2 

3 

1 2 3 

DAV 

DACK 



37 

DAV 

DACK 

CPU 

write 

PIA 

Daten 

DRB 

DAV 

1 C2B=1 2 

Peripheriegerät 

start/stop 

5 

4 

IRQ# 

:=0 

SR7B=1 

SR7B=0 

C2B=0 

3 

DACK 

C1B=1 

C1B=0 



Eingabe-Handshake 

CPU 

4 

read 

PIA 

DRA 

Peripheriegerät 

start/stop 

Daten 

38 

1 

C1A=1 

2 

IRQ# 

SR7A=1 

SR7A=0 

C2A=0 

C2A=1 

5 

C1A=0 

3 

:=0 


DAV 

Daten in PIA 

DACK 


Datenausgabe über PIA Port B 

39 

1 0 0 1 0 0 0 0 

0 0 0 0 0 0 0 0 

Port A IR disabled 

Port B Handshake 

MOVE.B #0x00, CRA 

MOVE.B #0x90 CRB 

empfangsbereit 

DAV 

DACK 


Prozesssteuerung 

40 


7.4 Serielle Schnittstellen 

41 

 

 

Vorteil: Geringer Leitungsaufwand 

Nachteile: u. U. Geringere Übertragungsbandbreite, 

Parallel/Serien/Parallelwandlung 

 

Periphere Übertragungswege 

 

Bei kurzen Entfernungen (bis zu wenigen Metern): 

Interface-Bausteine übernehmen die Anpassung an das periphere Protokoll 

(Bild 7-24a). 

 

Bei großen Entfernungen: 

Anpassung an das Netz-Übertragungsverfahren (analoges Fernsprechnetz, 

Nebenstellenanlage, ISDN), z. B. über Modems. (Bild 7-24b) 


Serielle Datenübertragung 

42 


Datenfernübertragung, Allgemeines 

43 

 

DÜE = Datenübertragungseinrichtung (wie Modem) 

(DCE = data circuit-termination equipment) 

 

DEE = Datenendeinrichtung (Sender/Empfänger inkl. Interface) 

(DTE = data terminal equipment) 

 

V.-Schnittstellen für die analoge Übertragung 

 

X.-Schnittstellen für die digitale Übertragung 

 

V.24-Schnittstelle wird auch für die direkte Verbindung von zwei DEEs 

benutzt, z. B. 

 

 

Rechner – Maus 

Rechner – Peripherie 


Datenfernübertragung 

44 

DTR : Data Terminal 

Ready, DEE betriebsbereit 

DTR 

DSR 

DSR: Data Set Ready, 

Modem betriebsbereit 

DSR 

DTR 

RTS 

CTS 

RTS : Request to Send, 

Sendeaufforderung an das 

Modem 

CTS: Clear to Send, 

Modem: Sender darf 

senden 

CTS 

TxD 

DEE 



DEE 

RTS 

RxD 

TxD: Transmitted Data, 

Sendedatenleitung 

RxD: Received Data, 

Empfangsdatenleitung 


Empfänger 

entfällt bei direktem Anschluss 


7.4.1 V.24/V.28 (RS-232-C) 

45 

 

 

40 Schnittstellenleitungen zwischen DEE und DÜE (Signale für Daten, Steuerung, 

Rückmeldungen, Takt, Wählinformation, analoger Information) (Bild 7-25) 

Schnittstelle wird wegen der zugenommenen Digitaltechnik bei der Datenübertragung 

weniger verwendet, aber noch üblich bei der direkten Verbindung zweier DEEs, 

insbesondere zwischen Rechner und Terminal. 

 

 

 

 

 

 

 

TxD (Modem Übertragungsstrecke Modem RxD): 

Transmitted Data, Sendedatenleitung 

RxD: Received Data, Empfangsdatenleitung 

RTS : Request to Send, Sendeaufforderung an das Modem 

CTS: Clear to Send, Modem: Sender darf senden 

DTR : Data Terminal Ready, DEE betriebsbereit 

DSR: Data Set Ready, Modem betriebsbereit 

DCD: Data Carrier Detect: Verbindung in Ordnung 

SGND: Signal Ground, Signal Erde (Bezugspotential) 

Logisch 0: -3 .. -15V, logisch 1: +3 .. +15V 

Übertragsraten: 110, 300, 1200, 2400, 9600, 19200 bit/s 


V.24 

46 

ITU = International Telecommunication Union 

CCITT = Comite Consultativ Intern. Telegraphique et Telephonique 

EIA = Electronic Industries Association 

DIN = Deutsches Institut für Normung 


Direkter Anschluss, Sender Empfänger 

47 

Sender bereit: 

Data Terminal Ready 

Die Kontrollinformationen werden, falls alle 

vorhanden, im Uhrzeigersinn 

von außen nach innen ausgetauscht 

Das Signal S.RTS kann zur zusätzlichen 

Software-Kontrolle verwendet werden, 

falls es nicht für den Rückkanal benötigt 

wird. 

DTR 

S. will senden 


zum Empf. 

RTS 

Startbit (DAV) 

DSR 

CTS 


TxD 

Data 

RxD 

Empfänger 

(fehlt: DACK) 

DTR 

Man spricht von Hardware-Flusskontrolle, 

wenn der Rechner S.CTS auswertet und damit 

den Sendevorgang direkt unterbricht. 

DSR 

Empfänger 

bereit: Data 

Set Ready 

CTS 

RTS 

Empfangsbereit 


V-24, direkter Anschluss 

48 

ohne Geräte-Bereitschaftskontrolle (DTR/DSR) 

ohne Hardware-Flusskontrolle (RTS/CTS) 


Serielle Schnittstellen 

49 


7.5 Asynchron serielle Datenübertragung 

(Protokoll) 

50 

 

Die Bits eines Zeichens werden nacheinander übertragen. 

 

Fest vereinbarter Schrittakt zwischen Sender und Empfänger 

 

 

asynchron: jedes Zeichen wird neu synchronisiert, Start/Stop-Betrieb, geringer 

Hardware-Aufwand zur Synchronisation. 

synchron: Längerer Bitstrom wird übertragen und synchronisiert. 

 

 

 

RS-232C/V24 

Standard der ITU (International Telecommunication Union) auf Vorschlag EAI 

(Electrical Industry Association) 

für langsame Peripheriegeräte (Maus, Drucker ohne Puffer, zeichenweise 

arbeitende Bildschirmterminals, weiteres Mikroprozessorsystem mit schwacher 

Kopplung, Modem) : max. 19200 bit/s 

COM-Port (Communications Port) beim PC bis 115 kBit/s 

V28, V10, RS-485: höhere Übertragungsraten 


7.5.1 Asynchron serielle Datenübertragung 

51 

 

 

 

 

 

Ruhepegel 1: Trennung der Zeichen (auch als Test, dass Leitung OK) 

Startbit 0: Die negative Flanke dient zum Starten der Synchronisation des Empfängers 

Übertragung von 5..8 Datenbits, positive Logik, Beginn mit dem niederwertigsten Bit D0 

optionales Paritätsbit (Ergänzung zu gerader/ungerader Bitzahl: even/odd parity) 

wahlweise 1, 1.5 , 2 Stoppbits 



52 

Startbit: Bezugspunkt für die 

Bitabtastung (Taktsynchronisation) 

und den Beginn des Zeichens 

(Zeichensynchronisation) 

Stoppbit: Empfänger kann sich 

erholen, ohne Stoppbit wäre die 

negative Taktflanke nicht erkennbar. 

 

 

 

 

Empfänger muss die Datenimpulse in der 

Mitte abfragen. Dazu wird ein Abtasttakt 

benötigt, der aus einem Taktgenerator 

beim Empfänger gewonnen wird, der mit 

einem Vielfachen des Sendetaktes (z. B. 

64, asynchron dazu) läuft. 

Mit dem Erkennen der Startimpulses 

durch die negative Startflanke wird ein 

Zähler mit dem Empfängertakt gestartet, 

der zunächst bis zur Mitte des ersten 

Datenimpulses zählt (z. B. 64+32 Takte) 

und dann das erste Datenbit abfragt. 

Der Zähler zählt jeweils um eine 

Impulsbreite weiter (z. B. 64 Takte), um 

die folgenden Bits abzufragen. 

Die abgetasteten Datenbits werden in ein 

Schieberegister geschoben, das 

anschließend in das Empfangsregister 

parallel übertragen wird. 


Takt, Fehlererkennung 

53 

 

 

 

Taktgeneratoren für die Baud-Rate 

entweder nur einer auf der Senderseite, Empfänger erhält Taktsignal über 

separate Leitung 

oder zwei voneinander unabhängige Taktgeneratoren, der Empfänger 

synchronisiert sich erneut mit jedem Zeichen. 

Erkennung von Übertragungsfehlern 

mehrfaches Abtasten der Impulses innerhalb der Pulsdauer (zur Erkennung von 

Störimpulsen, falsch eingestellte Empfänger-Baudrate) 

Abfragen des Stoppbits (korrekter Abschluss des Zeichens, evtl. 

Nichtübereinstimmung der eingestellten Anzahl von Daten- und Paritybits, falsche 

Empfänger-Baudrate) Framing-Error 

Auswertung des Paritätsbits Parity-Error 

 

Overrun-Error 

• die Empfangsdaten im Empfangsdatenregister wurden nicht rechtzeitig abgeholt und wurden inzwischen 

schon von neueren Daten überschrieben, Software-Behandlung 

Unterbrechung der Übertragung 

Empfänger/Modem setzt das Meldesignal CTS# auf inaktiv 


7.5.2 Erhöhung der Übertragungssicherheit 

54 

 

Gerätebereitschaft 

DTR (zum Empfänger/Modem) 

DSR, DCD 

(vom Empfänger/Modem) 

 


 

 

implizit im Datenstrom 

• Startbit = DAV 

• kein DACK, Empfänger soll die Daten spätestens mit den Stoppbits übernehmen. 

– wenn der Empfänger die Daten nicht rechtzeitig übernimmt, kommt es zum Overrun-Fehler 

Unterbrechbarkeit, sogen. Hardware-Flusskontrolle 

• Sender wertet S.CTS aus und sendet nur wenn S.CTS aktiv ist. Empfänger kann den Sender 

unterbrechen (E.RTS inaktiv S.CTS inaktiv) 

zusätzliche explizite Synchronisation (nur bei Simplexverbindung S E ) 

• S.RTS wird vom Sender durch Software gesetzt, E.CTS wird vom Empfänger durch Software 

ausgewertet. 

[S.RTS (Sendewunsch) (Auswertung durch Empfänger auf E.CTS-Leitung)] 

S.CTS (Empfänger antwortet [wieder] empfangsbereit auf E.RTS-Leitung) 

// zusätzlich 


7.5.3 Asynchron serieller Interface-Baustein 

55 

ACIA = Asynchronous Communication Interface Adapter 

UART = Universal Asynchronous Receiver Transmitter 

Aufgaben 

 

 

 

 

 

Parallel/Serien- und 

Serien/Parallelwandlung 

Einstellung verschiedener Datenformate 

Paritätserzeugung und -überprüfung 

Takt- und Zeichensynchronisation 

Übertragungssteuerung im 

Vollduplexbetrieb 


ACIA: Periperieschnittstelle 

56 

 

 

CTS: Clear to Send 

(Senden: Gerät meldet empfangsbereit) 

TxD: Transmit Data 

(Sendedatenleitung) 

RTS: Request to Send 

(Empfang: CPU meldet empfangsbereit - 

- über CR setzbar) 

RxD: Receive Data 

(Empfangsdatenleitung) 

 

DCD: Data Carrier Detect 

(aktiv: Verbindung in Ordnung 

inaktiv: ankommende Zeichen werden 

nicht in das Schieberegister 

übernommen) 


ACIA: Systembusschnittstelle 

57 

CSTART Kontrollsignale synchr. 

Buszyklus 

RW 

READY 

CS 

RSi 

Chip Select 

Register Select zur Auswahl 

der Register 

D7-D0 Datenbusanschluss, Tristate 

IRQ Interrupt-Request 

IACKIN Daisy-Chain-Signale 

IACKOUT 

RESET 

CLK 

Baustein-Initialisierung 

Arbeitstakt 


ACIA: Komponenten 

58 

Sendeteil 

 

 

 

 

Empfangsteil 

TDR: Transmit Data Register 

(Sendedatenregister), 8 Bit 

TSR: Transmit Shift Register 

(Sendeschieberegister), 8 Bit 

Taktgenerator mit Sendetakteingang TCLK 

Paritätsgenerator 

 

 

 

 

 

RSR: Receive Shift Register 

(Empfangsschieberegister) 

RDR: Receive Data Register 

(Empfangsdatenregister) 

Taktgenerator mit Empfangstakteingang RCLK 

Empfangssynchronisationseinheit 

Paritätsprüfung 


ACIA, Funktionsweise 

59 

Steuerwerk 

 

 

 

 

MR: Modusregister 

(Datenformateinstellung) 

CR: Control Register 

(Steuerregister) 

SR: Statusregister 

Übertragungssteuerwerk 

Unterbrechungslogik 

 

 

VNR: 

Vektornummerregister 

Priorisierungslogik für 

Daisy-Chain 


Modusregister MR 

60 

l 


Betriebsarten 

61 

A 

B 

MOD1-0 

= 00: Vollduplexbetrieb 

= 01: Echobetrieb, von A empfangenes Zeichen 

wird zum Sender B zurück gesendet 

=10: Local Loop: TxD RxD, gesendetes 

Zeichen wird lokal empfangen (zum Testen 

des Senders A) 

=01: Remote Loop: RxD TxD, empfangenes 

Zeichen wird ohne Speicherung in A-RDR 

zurück zum Sender B geschickt (Test des 

Übertragungsweges, ausgehend von der 

Peripherie B) 


RESET 

62 

RESET 

Steuerregister CR 

 

 

 

 

 

 

TIRE: Transmitter Interrupt Enable 

if TIRE and TDRE (Senderegister leer) then Interrupt 

RIRE: Receiver Interrupt Enable 

if RIRE and RDRF (Empfangsregister voll) then Interrupt 

(if RIRE and (no Data Carrier or Overrun) then also Interrupt) 

BRK: Break, es wird konstant der Nullpegel gesendet. Dadurch wird die Verbindung unterbrochen. Der Empfänger erkennt 

diesen Zustand als Framing-Error und durch Empfang von x00 

ERRR: Error Reset, Löschen der Fehlerbits im Statusregister 

(RESET: Initialisieren von Senderteil, Empfängerteil, Statusregister) 

BRK, ERRR, RESET werden durch Beschreiben mit 1 ausgelöst (Diese Bits werden nicht gespeichert). 


63 


 

 

TDRE: Transmit Data Register Empty 

Wenn das Senderegister leer ist, kann der Prozessor das 

nächste Zeichen in das TDR laden. 

TDR wird nur gesendet und automatisch TDRE gesetzt, 

wenn auch die Peripherie empfangsbereit ist (CTS# aktiv). 

wird durch das Nachladen von TDR automatisch 

zurückgesetzt. 

wird durch RESET gesetzt (Senderegister an Anfang leer) 

RDRF: Receive Data Register Full 

Wenn das Empfangsregister voll ist, soll der Prozessor es 

lesen. 

RDRF wird durch das Lesen von RDR automatisch 

zurückgesetzt. 

wird durch RESET zurückgesetzt. (Empfangsregister leer) 

FE: Framing Error, fehlerhafte Startoder 

Stoppbits 

OVRN: Overrun Error, ein neues 

Zeichen steht im Schieberegister und 

wird in das Empfangsdatenregister 

übernommen, obwohl das vorherige 

Zeichen vom Prozessor nicht 

rechtzeitig abgeholt wurde. 

PE: Parity Error 

ERR: ein oder mehrere Fehler 


Ausgabe-Synchronisation 

(Prozessor schreibt Datum) 

Datum TDR 

(Übernahme ins Schieberegister) 

if TSR leer then TDR TSR (automatisch) else wait 

(Rückmeldung) 

if (TDRTSR) set TDRE im Statusregister optional Interrupt-Request 

(Sendevorgang) 

Das Zeichen wird durch Schieben von TSR bitweise ausgegeben. 

64 

Zeichen 

Adresse 

TDR 

3 

TSR 

if leer 

write 

1 

5 

TxD 

IRQ# 

4 

reset 

TDRE 

TIRE 

set 

Senderegister leer 

CTS 

2 

CTS ( RTS) 

empfangsbereit, 

Sendevorgang 

kann 

unterbrochen 

werden 

Software 

(0. IR enable) 

RTS 

R. Hoffmann, TU Darmstadt, FG Rechnerarchitektur Systementwurf mit Mikroprozessoren WS 09/10 

zur zusätzlichen Software- 

Kontrolle verwendbar, 

falls RTE nicht für den 

Rückkanal benötigt wird.

Eingabe-Synchronisation 

65 

(Empfangen seriell) 

(Übernehmen parallel) 

(Meldung) 

(Error) 

for i:= 0 .. n do ( RxD RSR, shift RSR ), taktweise 

RSR RDR (ohne Paritätsbit, automatisch) 

RDR full set RDRF im Statusregister optional Interrupt-Request 

if Fehler set OVRN, PE, FE, ERR im Statusregister 

Adresse 

RDR 

voll 

RSR 

Zeichen 

5 

read 

3 

2. RxD 

TxD 

IRQ# 

4 

reset 

RDRF 

set 

1. RTS 

ACIA 

empfangsbereit 

CTS 

Empfangsregister voll 

Software 

(0. IR enable) RIRE 

RTS 

CTS 


optionale 

zusätzliche Software- 

Kontrolle

Beispiel 7.4. Datenein-/ausgabe über asynchron seriellen 

Interface-Baustein 

66 

Ein alphanumerisches Terminal wird 

angeschlossen. Die von der Tastatur 

gesendeten Zeichen werden vom Prozessor 

empfangen und als Echo zur Anzeige 

zurückgesendet. Durch RTS wird die Tastatur 

freigegeben oder gesperrt . 

Eine Textzeile soll in den Pufferbereich 

LINE eingelesen und als Echo 

ausgegeben werden. 

Bild 7-33. Anschluss eines 

Bildschirmterminals an den 

asynchron-seriellen Interface- 


Die Dateneingabe ist durch ein 

Interruptprogramm zu synchronisieren. 

Bei der Ausgabe wird durch Busy-Waiting 

gewartet, bis das Senderegister wieder leer 

ist. 

Durch das Setzen von STATUS=OxFF wird 

dem Hauptprogramm das Ende der Zeile 

signalisiert. 


Interrupt: 

Empfangsreg. 

ist voll 

(RDRF=1) 

BUFPTR R5; // SavedPointer nach R5 

RDR m(R5) = x; // empf. Zeichen x speichern 

wait until Senderegister leer, TDRE 

x TDR; // Echo 

Programmablauf 

Statusdiagramm 

// am Anfang ist das Senderegister leer 

67 

// Eingabe beenden 

(x = CarriageReturn) 

oder// 80 Zeichen 

(R5 = LINE+80) 

END: 0xD0 CR (RTS inaktiv) 

0xFF STATUS 

// normales Zeichen 

(x = Zeichen) 

und 

// noch nicht 80 Zeichen 

R5 < LINE+80 

R5++ 

RET: R5 BUFPTR; // Save Pointer 

RTE 


Programmbeispiel 

68 

IR 

BUFPTR zeigt zu Beginn auf den 

Anfang von LINE. 

BUFEND zeigt auf das Ende von 

LINE. 

R5 ist Laufzeiger, zeigt auf das 

aktuelle Element von LINE. 

INOUT ist die Anfangsadresse der 

IR-Service-Routine. Sie wird in die 

Vektortabelle an die Position 

256=64*4 geladen. 

VNR enthält die Vektornummer im 

Interface-Baustein, wird mit 64 

geladen. 

MR x19 = 00 01 1 00 1 

duplex, 7 Bits, 1.5 Stopbits, keine 

Parität, 1:16 

CR xD8 = 1 1 01 1 0 0 0 

 

T+R on, Receiver IR enabled, 

RTS# aktiv (Tastatur Freigabe) 

WAIT: Warten auf das leere 

Senderegister. 


Programmbeispiel 

69 

Vektortabelle beginnt bei 0 

LINE belegt 80 Bytes 

STATUS als Flag für Zeilenende 

BUFPTR Laufzeiger zeigt am Anf. auf LINE 

BUFEND zeigt auf das Ende von LINE 

0 STATUS 

IR-Vektor in die Vektortabelle laden 

64 Vektornummer 

0x19 = 00 01 1 00 1 MR duplex, 7 Bits, 1.5 Stopbits, 

keine Parität, 1:16 

xD8 = 1 1 01 1 0 0 0 CR T+R on, Receiver IR enabled, 

RTS# aktiv (Tastatur Freigabe) 

Interrupt RDRF, Empfangsregister voll 

BUFPTR (Laufzeiger) R5 

RDR Line[R5] 

WAIT: Warteschleife auf SR7 (TDRE), Senderegister leer 

Echo senden 

if Carriage Return=hex 0D goto END 

if LINE not full goto RET 

END: (Eingabe beenden), 0xD0 CR (RTS inaktiv) 

0xFF STATUS 

RET: (R5 retten bis zum nächsten Interrupt) 


Hauptprogramm 

Interaktionen als 

modifiziertes Petrinetz dargestellt 

Init 

Terminal 

70 

Befehl 

UART 

INOUT 

RTS=1 

Tastatur 

freigegeben 

Zeichen 

Interrrupt- 

Programm 

RDR 

RSR 

RDRF=1 

Taste betätigt 

Speicherzelle x 

RDRF=0 

Echozeichen eingetroffen 

Echoz. nicht eingetr. 

TDRE=1 

Bildspeicher 

x ungleich CR 

x gleich CR 

TDRE=0 

TDR 

TSR 

Tastatur 

gesperrt 

END 

RET 

Befehl 

RTS=0 


7.6 Synchron serielle Datenübertragung 

71 

 

 

 

 

Es werden nicht einzelne Zeichen sondern es wird ein Bitstrom übertragen. 

Taktsynchronisation ist für den gesamten Übertragungsvorgang erforderlich, 

Gleichlauf von Sender und Empfänger 

Anwendungen: Rechnerkopplungen, Datenfernübertragung, schnelle EA 

Übertragungsraten ca. 10 kbit/s bis 10 Gbit/s. 



72 

 

 

Durch ein Taktsignalleitung vom 

Sender zum Empfänger: 

zu hoher Aufwand, Takt wird auf 

der Leitung verzögert. 

Ein Taktgenerator beim 

Empfänger wird durch die 

Flanken im Bitstrom nachgestellt. 

 

 

bitorientiertes Protokoll 

 

 

Bitstrom besteht aus Bitfeldern 

unterschiedlicher Länge 

Es muss sichergestellt werden, dass in 

bestimmten Abständen Signalwechsel 

auftreten 

zeichenorientiertes Protokoll 

 

Bitstrom besteht aus Zeichen 

bestimmter Bitanzahl 

 

Synchronisationszeichen (z.B. ASCII 

SYN, hex 0000 1000) werden in den 

Datenstrom eingefügt. Diese dienen 

auch der Zeichensynchronisation 

(Datenübernahme beginnt z.B. nach der 

Erkennung von zwei SYN Zeichen) 


7.6.2 BISYNC, HDLC, SDLC-Protokoll 

73 

Protokoll: 

Regeln für den eindeutigen Ablauf der 


 

 

 

 

synchron/asynchron 

Übertragungsgeschwindigkeit 

zeichenorientiert/bitorientiert 

Datenformat, Zeichencode, Datensicherung 

 

 

 

Einleitung der DÜ 

Datenübertragung (mit Zählen der Blöcke, 

Reklamation fehlerhaft übertragener Blöcke, 

Fehlerkorrektur durch Blockwiederholung) 

Beendigung der DÜ 


OSI-Referenzmodell 

(open system interconnection) 

74 

Norm zur Kommunikation in Rechnernetzen, 7 Abstraktionsebenen 

Layer 3: (network layer), 

Vermittlungsschicht 

Herstellung transparenter End-zu-End- 

Verbindungen, Wegewahl (Routing) 

Paketvermittlung Datex-P, X.25, IP 

Layer 2: (data link layer), Sicherungsschicht 

Formate, Betriebsarten (halbduplex, duplex) 

Auf- und Abbau der Verbindung 

Übertragung von Datenblöcken 

Fehlererkennung- und -beseitigung 

BISYNC, HDLC, SDLC, CSMA-Ethernet 

Layer 1: (physical layer), Bitübertragungsschicht 

Physikalisches Überragungsverfahren (V24, X.21, Ethernet) 

Art der Übertragung von Bitfolgen, Synchronisation, Übertragungsrate 


TCP / IP 

Transmission Control Protocol / Internet Protocol 

75 

Transmission Control Protocol (TCP) 

TCP liegt in den Schichten oberhalb von IP, der Transportschicht. TCP setzt ausschließlich auf IP auf. Das TCP arbeitet im Gegensatz 

zum IP verbindungsorientiert, was heisst, dass vor dem Übertragen von Datenpaketen eine bidirektionale virtuelle Verbindung auf und 

später wieder abgebaut wird. Während in den Schichten unterhalb vom TCP kaum Überlegungen hinsichtlich möglicher Verluste 

ganzer Datenpakete angestellt werden, wird dies hier berücksichtigt. Das TCP überträgt aus Sicht des Dienstnutzers einen 

kontinuierlichen, aus Bytes bestehenden Datenstrom in beliebige Richtungen. Dabei legt es die Blockgrößen und das Weiterleiten von 

Daten selbst fest. Die Daten werden gesichert durch: 

Sequenznummern, Prüfsummenbildung mit Empfangsquittungen, Quittung mit Zeitüberwachung, Segmentwiederholung nach 

Quittungszeitablauf 

Internet Protokoll (IP) 

IP ist ein verbindungsloses, ungesichertes Protokoll der 

Vermittlungsschicht. 

Hauptaufgaben von IP sind die Adressierung von Rechnern und 

das Fragmentieren bzw. Defragmentieren von Datenpaketen. 

IP versucht, Pakete so gut wie möglich dem nächsten Rechner 

im Netzwerk zu übermitteln. 

Ist dieser nicht der Zielrechner des Pakets, schickt die dortige 

IP-Implementierung das Paket weiter, dient also der Vermittlung. 

Das Paket durchläuft auf seinem Weg meist mehrere 

Vermittlungen bis es den Zielrechner erreicht. Jeder Rechner im 

Netz muss deshalb IP verstehen. Wegweiser in IP-Netzen, die an 

Kreuzungen von Netzen die Daten richtig weiterleiten, werden 

Router genannt. 


BISYNC-Protokoll (binary synchronous communication, 

IBM 1970) 

zeichenorientiert 

76 

SYN: (synchronous idle) 

SOH: (start of heading) 

CONTROL 

STX: (start of text) 

TEXT: Datenblock 

ETX: (end of text) 

BCC: (block check character) 

2 Synchronisationszeichen 

Beginn des optionalen Kontrollblocks 

zur Übertragungssteuerung (Quell- und Zieladresse, 

Datenblock/Steuerblock) 

alternativ Steuerinformation 

Ende der Nachricht, alternativ ETB (end of block) 

heute kaum noch verwendet, zur Erklärung des Prinzips 


BISYNC-Beispiel: Einleitung, Durchführung, Beendigung 

77 

 

Sender und 

Empfänger 

tauschen ihre 

Datenblöcke im 

Handshake- 

Verfahren aus. 

 

Halbduplex-Betrieb, 

SYN-Zeichen in der 

Darstellung (Bild 7- 

38) weggelassen. 


Merkmale zeichenorientierter Protokolle 

78 

 

Nicht transparent 

 

 

Bestimmte Zeichencodes 

werden als Steuerzeichen 

interpretiert und können daher 

nicht als Daten benutzt 

werden. 

Die Hardware muss die 

verschiedenen Steuerzeichen 

und Formate für die Daten-, 

Steuer- und 

Quittungsinformation 

interpretieren hoher 

Aufwand. 

 

Realisierung der transparenten 

Datenübertragung beim BISYNC- 

Protokoll durch Einfügen von DLE 

 

 

 

STX (DLE, STX) STX 

ETX (DLE, ETX) ETX 

DLE im Datenblock (DLE, DLE) 

"character stuffing" 


Merkmale bitorientierter Protokolle 

79 

 

Einheitliches Format, bei dem die 

Felder durch Bitpositionen 

festgelegt werden. 

 

Beliebige Bitmuster können 

(transparent) übertragen werden. 

 

Zeichencodes 

 

Keine verschiedenen Formate für 

die Daten, Steuerinformation und 

Quittungsinformation wie bei den 

zeichenorientierten Protokollen 

 

 

 

 

gepackte BCD-Zahlen 

Ganzahlen 

Gleitkommmazahlen 

Maschinencode 

 

usw. 


itorientiert 

SDLC-Protokoll (synchronous data-link control) 

Synchronous Data Link Control (SDLC) (Synchrone Datenübertragungssteuerung) ist ein herstellerspezifisches bitsynchrones 

Datenkommunikationsprotokoll für die transparente bitserielle Datenübertragung. Es deckt Schicht zwei der von IBM entwickelten SNA 

(Systems Network Architecture 1974) ab. Der Datenaustausch kann über fest geschaltete Leitungen oder über vermittelte 

Leitungen in den Betriebsarten halbduplex und duplex erfolgen. Der Übertragungsweg kann als Punkt-zu-Punkt-Verbindung, 

Mehrpunktverbindung oder als Schleife konfiguriert sein.-- SDLC ist die Grundlage für das erweiterte HDLC-Protokoll, welches einen 

erweiterten Rahmen (Frame) besitzt. Ebenso wie bei HDLC werden auch bei SDLC so genannte Stopfbits zur Kanalkodierung 

verwendet. 

http://de.wikipedia.org/wiki/Sdlc 

zur Einrahmung des Datenblocks, zur 

Synchronisation und als Füllzeichen zwischen 

Übertragungsblöcken 

SNA: Hierachisch organisiertes Computernetzwerk 

80 

Empfängeradresse, auch zum 

Broadcasting. 

Übertragung von Steuerdaten/Nutzdaten, Anzahl der 

gesendeten bzw. fehlerfrei empfangenen Datenblöcke, 

verschiedene Steuerkommandos. 

n Bytes Daten 


(frame check sequence): 2 

Blockprüfzeichen

HDLC-Protokoll (high level data-link control) 

81 

High-Level Data Link Control ist ein von der ISO normiertes Netzwerkprotokoll. Es ist innerhalb des ISO/OSI-Modells in Schicht 

2, der Sicherungsschicht einzugliedern. HDLC basiert in seiner Grundstruktur auf dem SDLC-Protokoll. -- Der HDLC-Standard 

besteht aus: 

Steuerung des Übertragungsabschnitts 

Erkennen von Übertragungsfehlern und Reihenfolgefehlern durch Blocküberprüfung (CRC-16) und Sequenznummernkontrolle 

Fehlerkorrektur durch Blockwiederholung 

Flusskontrolle mit Fenstermechanismus 

Weitermelden von nicht-korrigierbaren Fehlern und Protokollfehlern zur nächsthöheren Schicht (Vermittlungsschicht, Network 

Layer) 

Das HDLC Datenformat ist typisch für ein bitorientiertes Protokoll ohne die Möglichkeit der Authentifizierung. Es ermöglicht 

Punkt-zu-Punkt-Verbindungen und Punkt-zu-Multipunkt Verbindungen. 

http://de.wikipedia.org/wiki/HDLC 

 

Erweiterung des SDLC-Protokolls, bitorientiert 

 

ADDRESS und CONTROL auf mehrere BYTES erweiterbar 

 

Datenfeld kann beliebige Anzahl von Bits umfassen 

HDLC zählt heute zu den wichtigsten Protokollen und wird z.B. in lokalen Netzen, im 

INTERNET oder in vielen industriellen Applikationen eingesetzt. 

(D-Kanal ISDN, IEEE 802.2 LAN, Schicht 2 X.25 (Datex-P)) 


Bitmuster und Codierung 

82 

 

 

 

 

Nur drei spezielle Bitmuster müssen erkannt werden 

(a) 0 [1 * 6] 0 FLAG 

(b) 0 [1 * 7..14] ABORT, vorzeitige Beendigung der Übertragung 

(c) [1* >= 15]IDLE, Ruhezustand 

Bit-Stuffing im Übertragungsblock zwischen den Flags, so dass a,b,c weiterhin erkannt 

werden können 

Sender: [1 * 5] [1 * 5] 0 (Einfügen einer Null nach 5 Einsen) 

Empfänger: [1 * 5] 0 [1 * 5] (Entfernen der Null nach 5 Einsen) 

NRZI-Signalcodierung (non return to zero with interchange) 

1 gleichbleibende Polarität, 0 Polarität wechselt. 

Durch das Null-Einfügen erfolgt spätestens nach jedem 5. Bit ein Signalwechsel 

leichte Synchronisation 


7.6.3 Synchron serieller Interface-Baustein 

83 

 

 

 

 

 

unterstützt die Datenübertragung bitorientierter Protokolle 

Parallel-Serien/Serien-Parallel-Wandlung 

Erzeugen und Erkennen von FLAG, IDLE, ABORT 

Null-Einfügen und –Entfernen 

Erzeugen und Prüfen der Blockprüfzeichen 


Synchron serieller Interface-Baustein 

84 

Komponenten und Schnittstellen 

Sender- und Empfängerteil 

Allgemeines Steuerwerk 

Übertragungssteuerwerk zum 

Austausch von Steuersignalen mit der 

Peripherie 

Unterbrechungs- und Verkettungslogik 

Schnittstellen zum Systembus und zur 

Peripherie wie beim asynchron seriellen 


Zur Aufrechterhaltung eines lückenlosen 

Datenbitstrom besitzen Sender- und 

Empfängerteil je einen FIFO- 

Pufferspeicher (TDR1..3, RDR1..3) 


Synchron serieller Interface-Baustein: Funktionsweise 

Senden 

85 

 

 

 

 

 

Normieren durch RESET-Signal 

oder RESET-Steuerbit 

Initialisieren durch Laden des 

Steuerregisters 

Nach Rücksetzen des RESET-Bits 

senden von IDLE (inactive idle) 

oder von FLAG (active idle), je nach 

Steuerbit 

Laden eines Bytes in den 

Sende-FIFO Beginn des 

Sendevorgangs, (im Falle von IDLE 

muss zuerst ein FLAG als Datum 

gesendet werden) 

Den Abschluss des Datenblocks 

durch ein zusätzliches FLAG wird 

durch Laden des letzen Bytes an 

eine zweite TDR-Adresse erreicht. 

(Es gibt eine TDR-Adresse mit dem 

Attribut frame continue und eine mit 

dem Attribut frame terminate.) 


Empfangen 

86 

 

 

 

 

 

Normieren und Initialisieren analog 

zum Senden 

Wechsel in den Aktivzustand mit 

den Rücksetzen des RESET-Bits 

Testen des empfangenen 

Bitstroms auf IDLE, FLAG und 

ABORT 

Die auf FLAG folgenden Daten- 

Bytes (nicht FLAG, IDLE, ABORT) 

werden vom 

Empfangsschieberegister in den 

Empfangs-FIFO übernommen und 

von dort vom Prozessor abgeholt. 

Die Erkennung des abschließenden 

FLAG-Bytes beendet die 

Datenübernahme in den 

Empfangs-FIFO.

Interface-Baustein - Ra.informatik.tu-darmstadt.de

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