Entwicklung eines FPGA-basierten 128-Kanal Time-to-Digital ...

34 4. Das GANDALF Framework4.3 Software4.3.1 Das CPLD InterfaceSowohl die VME64x- als auch die USB2.0-Schnittstelle können zur Konfiguration,Datenauslese und zum Monitoring des GANDALF-Moduls verwendet werden.Die Steuerung auf dem GANDALF-Modul erfolgt wie in Abschnitt 4.1 beschriebenüber den CPLD. Die Kommunikation des CPLD mit dem DSP-FPGA übernimmtdas sogenannte CPLD Interface, eine generische VHDL Komponente, die Teil jederFirmware ist, die auf dem DSP-FPGA zum Einsatz kommt. Das CPLD Interfaceermöglicht den Zugriff auf einen Konfigurationsspeicher“ und das Ausführen von”” Fast Register“-Befehlen über den VME-Bus sowie das Auslesen eines Spy FIFO“”zur Datenübertragung und zum Monitoring des GANDALF-Moduls. Darüber hinauswerden verschiedene Taktsignale aus dem 40 MHz Takt des CDCE949 Taktgeberchips(siehe Abschnitt 4.1.2) generiert, die im CPLD Interface zum Einsatz kommen,aber auch für die anwendungsspezifische FPGA Firmware zur Verfügung stehen. ImFolgenden wird auf die für dieses Projekt wichtigen Funktionen eingegangen. Einevollständige Beschreibung des CPLD Interface liefert [19]. Die Firmware selbst istunter http://hadron.physik.uni-freiburg.de/gandalf zu finden.Der Konfigurationsspeicher ist ein True-Dual-Port RAM mit unabhängigem LeseundSchreibzugriff einerseits vom CPLD und andererseits von der Logik des DSP-FPGA aus. Auf diese Weise ist eine flexible Konfiguration des GANDALF-Modulssowie die Kommunikation zwischen den Schnittstellen und der FPGA Logik möglich.Jeweils 256x32 Bit der Speicherkapazität des Konfigurationsspeichers sind fürdie beiden Aufsteckkarten reserviert. Die verbleibenden 512x32 Bit stehen für dasGANDALF-Modul selbst zur Verfügung. Die Belegung der einzelnen Speicherplätzeist in [39] spezifiziert. Mit dem sogenannten vme write“-Befehl kann über die”VME64x-Schnittstelle vom Speicher gelesen oder auf selbigen geschrieben werden.Beim Laden der FPGA Firmware werden die Speicherplätze mit Standardwerten belegt.Beispielsweise dient die Source ID in den S-LINK Headerworten der Zuordnungder Datenpakete zu einem bestimmten GANDALF-Modul (siehe Abschnitt 7.7.1).Sie muss nach der Konfiguration des GANDALF-Moduls frei wählbar sein und wirdvon der TDC-Logik aus dem Konfigurationsspeicher gelesen. Ebenso verhält es sichmit den beiden in Abschnitt 7.4 beschriebenen Parametern Trigger Latency“ und”Trigger Window“. Darüber hinaus wird der Si5326 Clock Multiplier Chip, der das”TDC-Taktsignal liefert, mit Parametern aus dem Konfigurationsspeicher programmiert.Eine weitere Funktion, die das CPLD Interface bereitstellt, ist das sogenannte FastRegister. Hierbei handelt es sich um einen 256 Bit breiten Signalbus, dessen Zuständemit einem weiteren vme write-Befehl gesteuert werden. Es ist möglich, die FastRegister Signale konstant auf ”High“ oder ”Low“ zu setzen oder einen Puls für dieDauer der 40 MHz Taktperiode des CDCE949 Taktgeberchips zu übertragen. Damitlassen sich auf elegante Weise beliebige Prozessabläufe des FPGA Designs steuern.Beispielsweise wird mit den Fast Registern die Programmierung des Si5326 eingeleitetoder ein Update der TDC-Parameter ”Trigger Window“ und ”Trigger Latency“durchgeführt. Über die Fast Register können auch die für die Datennahme wichtigen