SASCO Information & News - ISI-Design

Programmable Logic
riellen low-cost Konfigurationsbausteinen
von Altera
eingesetzt, erhält man die
günstigste auf dem Markt
verfügbare System-on-aprogrammable-Chip
(SOPC) Komplettlösung.
Die Komplexität der Bausteine
reicht von 2.910 bis
20.060 Logikelemente sowie
bis zu 288-Kbits Embedded
Memory.
Die neuen Bauteile basieren
auf einem All-Layer-Copper
1,5 V SRAM Prozess, der
maximale Logik-Kapazität
bei minimalen Kosten bietet.
Mit bis zu zwei Phase-
Lock Loops (PLLs) pro Bauteil
und einer hierarchischen
Taktstruktur bieten die
FPGAs umfassendes onund
off-Chip Clock-
Management für komplexe
Designs.
Jeder Cyclone-Baustein
verfügt über zugewiesene
integrierte Schnittstellen
zur Verbindung mit externen
high-Performance
Single-Data-Rate (SDR)
und Double-Data-Rate
(DDR) SDRAMs und
FCRAM-Speichern.
Die FPGAs unterstützen
zahlreiche Single-Ended-
Ein-/Ausgabestandards für
die externe Datenübertragung
wie LVTTL, LVCMOS,
PCI und SSTL-2/3 und bieten
bis zu 129 LVDS kompatible
Kanäle mit Transferraten
von jeweils bis zu
311 Mbit/s.
Um diese neue Familie abzurunden,
bietet Altera spezielle
serielle Flash Konfigurationsbausteine
an.
Die Version 3.0 des Nios ®
Embedded Prozessors wird
von der Cyclone Familie
komplett unterstützt. Der
Nios Prozessor bietet Funktionen
wie einen simultanen
Multi-Master Avalon Bus
sowie Custom Instructions
und hochentwickelte Debugging-Lösungen.
Eine vollständige
Funktionsbeschreibung der
Cyclone Bausteine finden
Sie auf der Altera Web Site
unter
www.altera.com/cyclone.
Gehäuse & Verfügbarkeit
Es stehen kostengünstige
Gehäuse, wie Thin Quad
Flat Pack (TQFP), Plastic
Quad Flat Pack (PQFP) und
Fine-Line BGA ® Gehäuse
zur Auswahl. Auch erste
Muster sind bereits erhältlich.
Densities range from 2,910
to 20,060 logic elements
and feature up to 288-Kbits
of embedded memory.
The new components are
built on an all-layer-copper
1.5-V SRAM process, optimized
for maximum logic
capacity at the lowest cost.
Featuring up to two phaselock
loops (PLLs) per
device and a hierarchical
clocking structure, the
FPGAs offer an extensive
on- and off-chip clock management
circuitry for complex
designs.
Each Cyclone device is integrated
with dedicated
circuitry to interface with
high-performance external
single data rate (SDR)
SDRAM and double data
rate (DDR) SDRAM and
FCRAM memory devices.
The devices support a variety
of single-ended I/O
standards such as LVTTL,
LVCMOS, PCI, and SSTL-
2/3 and have up to 129
channels of LVDS compatible
I/O interfaces, each capable
of operating at
311 Mbps.
To complement the new
family, Altera also offers
specialized flash serial configuration
devices.
Version 3.0 of the Nios ® embedded
processor is fully
supported by the Cyclone
device family. The Nios processor
includes features
such as the simultaneous
multi-master Avalon bus,
custom instruction capabilities,
and advanced debugging
solutions.
For a complete description
of the Cyclone device feature
set, please see the
Altera web site at
www.altera.com/cyclone.
Packaging & Availability
Low-cost packages are
available including thin
quad flat pack (TQFP), plastic
quad flat pack (PQFP),
and FineLine BGA ® packages.
Samples are available
now.