Prof. Dr.-Ing. R. Laur - Universität Bremen

Institut für Theoretische 

Elektrotechnik und Mikroelektronik 

Universität Bremen 

Skript zur Vorlesung 

Integrierte Schaltungen I 

(Sommersemester) 

Prof. Dr.-Ing. R. Laur 

(Korrekturversion, April 2001)

Kapitel 1: Grundlagen integrierter Schaltungen Integrierte Schaltungen I 

1 Grundlagen integrierter Schaltungen 

1.1 Geschichtlicher Überblick 

Die moderne Mikroelektronik ermöglicht die Entwicklung komplexer und qualitativ hochwertiger 

elektronischer Geräte und Systeme. Die Grundbausteine stellen integrierte Schaltungen 

(IS) dar. Dies sind Schaltungsanordnungen, die eine Vielzahl elektronischer Funktionselemente 

auf einem gemeinsamen Substrat in mechanischer und elektrischer Verbindung enthalten. 

Im folgenden sollen lediglich monolithisch integrierte Schaltungen auf Siliziumbasis 

betrachtet werden. Auf der Oberfläche eines Siliziumplättchens (Chip) mit wenigen Millimetern 

Kantenlänge, wird mit technologischen Prozessen (Planartechnik) eine Vielzahl an Einzelkomponenten 

(Transistoren, Dioden, Widerständen und Kapazitäten) realisiert, die durch 

ein Leiterbahnsystem elektrisch miteinander verbunden sind. Die Gründe für die stürmische 

Entwicklung der Mikroelektronik liegen in den Vorteilen der monolithischen Integration: 

• Starke Miniaturisierung, dadurch eine erhebliche Reduktion von Gewicht und 

Volumen der Systeme und Geräte. Die kleine Geometrie der Funktionselemente 

und der Verbindungsleitungen ergibt eine Erhöhung der Arbeitsgeschwindigkeit 

und eine Reduzierung der Verlustleistung. 

• Kollektive Fertigungsschritte: Es werden gleichzeitig eine große Anzahl an 

Schaltkreisen gefertigt. Die Herstellungskosten der einzelnen Schaltung werden 

damit drastisch reduziert. 

• Durch die Reduktion der Verbindungsstellen (Lötstellen) wird die Zuverlässigkeit 

des Gesamtsystems deutlich erhöht. 

• Der hohe Integrationsgrad ermöglicht die wirtschaftliche Realisierung 

komplexer Systeme hoher Funktionalität und hoher Leistungsfähigkeit. 

Im folgenden werden die wesentlichen Entwicklungen genannt, die zum Siegeszug der Mikroelektronik 

geführt haben: 

23.12.1947: Erster Transistor, entwickelt von W. Shockley, W. Brattain und J. Bardeen in 

den Bell-Laboratorien, Murray Hill (NJ). Es handelte sich um einen Germanium-Spitzentransistor. 

Das Wort „Transistor“ wurde aus den Begriffen „transfer“ 

und „resistor“ zusammengesetzt (s. Abb. 1.1). 

1953: Erstmalige Herstellung von reinem, einkristallinem Silizium in den Laboratorien 

der Siemens AG. 

ca. 1955: Entwicklung der Planartechnologie und des Fotolitografieverfahrens. 

1956 Verleihung des Nobelpreises an Shockley, Bardeen und Brattain für die Entwicklung 

des Transistors. 

1959: Realisierung der ersten integrierten Schaltung in den Bell-Laboratorien von R. 

Noyce, J. Kilby und K. Lehovec. Das Patent beschreibt eine Schaltung mit einem 

Transistor und einigen Widerständen und Dioden. 

1960: Entwicklung des MOS-Feldeffekttransistor von M. Atalla und D. Khang. 

Prof. Dr.-Ing. R. Laur - 3 - ITEM


Abbildung 1.1: Die Erfinder des Transistors (Bardeen stehend links, Brattain rechts, 

Shockley sitzend und der erste Transistor. 

Abbildung 1.2: Integrierte Schaltung von Noyce, J. Kilby und K. Lehovec 



ab 1960: Zunehmende Bedeutung integrierter Schaltungen, Entwicklung von standardisierten 

Schaltungen, Fertigung in hohen Stückzahlen. Digitaltechnik: Gatter, Flip- 

Flops etc., Analogtechnik: Operationsverstärker. 

Rasante technologische Entwicklung: Verkleinerung der Strukturen (Bauelemente), 

Vergrößerung der Chipfläche, ca. Verdopplung der Transistorfunktion/Chip 

pro Jahr. Folge: Die zunehmende Komplexität und zunehmende Spezialisierung 

ergaben geringere Stückzahlen und damit höhere Preise pro Schaltung. 

1969: Entwicklung des Ein-Chip-Mikroprozessors von H. E. Hoff (Intel Corporation): 

Erster universeller Digitalbaustein, der durch Software seine spezifische Funktion 

erhält (Zentraleinheit eines Digitalrechners auf einem Chip) und damit in großen 

Stückzahlen einsetzbar war. Dies war die „Initialzündung“ der Mikroelektronik, 

welche die folgende rasante Entwicklung ermöglichte. 

Der zunehmende Bedarf an Rechen- und Speicherleistung hat zur Entwicklung 

immer leistungsfähigerer Mikroprozessoren geführt. Gleichzeitig stieg der Bedarf 

an Speicher an. Die Entwicklung konnte dem Bedarf durch die ständige Verkleinerung 

der minimalen Strukturabmessungen und die Vergrößerung der Chipfläche 

folgen. G.E. Moore sagte bereits Anfang der siebziger Jahre eine Vervierfachung 

des Integrationsgrades (Bauelemente/Chip) alle 3 Jahre voraus. Diese Vorhersage 

wurde von der Praxis bisher gut bestätigt. In Abbildung 1.3 ist die Entwicklung 

des Integrationsgrades am Beispiel marktführender Speicher- und Mikroprozessorprodukte 

dargestellt. 

2000: Nobelpreis für Jack Kilby 

Number of Transistors per Chip 

1G 

100M 

10M 

1M 

100K 

10K 

1K 

1K 

4004 

4K 

8080 

16K 

8085 

256K 

1M 

80286 

68000 

8086 

68020 

64K 

80386 

Pentium Pro 

MPU and Cache 

Memory Chip 

P7? 

4M 

Pentium Pro 

MPU Only 

80486 Pentium 

LSI Logic 

IBM Gate Array 

Gate 

Microprocessor/Logic 

Memory (DRAM) 

70 72 74 76 78 80 82 84 86 88 90 92 94 96 98 00 

Abbildung 1.3: Entwicklung des Integrationsgrades integrierter Schaltungen 

Prof. Dr.-Ing. R. Laur - 5 - ITEM 

Year 

16M 

64M 

256M 

1G 

P8?


Die steigenden Integrationsgrade haben zu der in Tabelle 1.1 angeführten formalen Einteilung 

geführt. 

Bezeichnung Chipfläche/ mm 2 Transistoren/Chip 

SSI (Small Scale Integration) ≈ 1 mm 2 < 10 2 

MSI (Medium Scale Integration) < 10 mm 2 < 10 3 

LSI (Large Scale Integration) < 20 mm 2 < 10 5 

VLSI (Very Large Scale Integration) < 100 mm 2 ≈ 10 6 

ULSI (Ultra Large Scale Integration) > 100 mm 2 >> 10 6 

Tabelle 1.1: Grobe Einteilung des Integrationsgrades 

Charakteristiken mikroelektronischer Schaltungen sind: 

• minimale Strukturabmessungen 

• Anzahl Transistoren/Chip 

• Chipfläche 

• Schaltzeiten/Grenzfrequenzen 

• Leistungsverbrauch/Grundschaltung 



Abbildung 1.4: Chipfoto einer integrierten Schaltung (INTEL 8080) 

1.2 Integrierte Strukturen - Fotolithografie 

Auf dem in Abbildung 1.4 abgebildeten Chip sind Strukturen zu erkennen, die über metallische 

Leiterbahnen verbunden sind. Diese Strukturen bilden die einzelnen Elemente der integrierten 

Schaltung, wie z.B. Transistoren, Dioden und Widerstände. Am Rand sind die Bondflecken 

zu erkennen, über die eine Verbindung zu den Anschlüssen des Gehäuses erfolgt. 

In der Abbildung 1.5, die einen Ausschnitt aus einer integrierten Schaltung zeigt, kann man 

die Realisierung einzelner Schaltungselemente durch strukturierte p- und n- Zonen auf dem 

Chip erkennen. Mit Hilfe der Fotolithografie werden die Strukturen von einer Fotomaske auf 

die Halbleiterscheibe übertragen. In Abbildung 1.6 ist beispielhaft dargestellt, wie Fenster in 

einer SiO2-Schicht erzeugt werden können. Nach der Oxidation der Si-Oberfläche (a) wird 



mit einer Lackschleuder ein Tropfen Fotolack auf der rotierenden Scheibe verteilt. Dabei entsteht 

eine dünne und gleichmäßige Fotolackschicht (b). Im Anschluß daran wird der Fotolack 

durch eine Maske hindurch mit ultraviolettem Licht belichtet (c). Der Fotolack wird entwikkelt. 

Dabei werden die belichteten (Positivlack) oder alternativ die unbelichteten (Negativlack) 

Fotolackflächen entfernt. Durch die Fotolackfenster hindurch wird die SiO2-Schicht 

weggeätzt (e). Zum Schluß wird der Fotolack entfernt und die Scheibe gereinigt. Die Struktur 

der SiO2-Schicht entspricht jetzt derjenigen der Fotomaske und kann jetzt z.B. als Maskierung 

bei der Diffusion von Dotierungsstoffen dienen. Dieser Prozeß wiederholt sich bei der Herstellung 

von integrierten Schaltungen mehrfach. 

T1 

T2 

Ausgang Q Versorgungs- 

R1 spannung 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

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�� 

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�� 

�� 

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�� 

�� 

�� 

�� 

�� 

�� 

�� 

T1 

p 

T2 p p 

+ 

n - 

n - �� 

�� 

Q U (+) 

�� 

�� 

�� n p � �� 

�� 

R1 

R2 

+ n + 

Kontaktierungsflecken 

o 

n 

� 

+ 

E E' 

n-Insel 

�� 

�� 

n �� 

+ 

E B C SiO Al 

2 

n + 

n + 

p + p p 

p + 

n + 

n - 

�� 

�� 

�� 

�� 

�� 

R2 

Kontaktfenster 

p-Isolationsring 

Transistor Widerstand 

Abbildung 1.5: Ausschnitt aus einer integrierten Schaltung 

n - 

p-Substrat 

p + 

Schnitt E-E' 



In Abbildung 1.7 sind die einzelnen Prozeßschritte zur Herstellung einer IS am Beispiel eines 

npn-Transistors dargestellt. Abbildung 1.8 faßt die Herstellungsschritte bis zur Montage im 

Gehäuse mit Kontaktierung zusammen. 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

SiO2 (z.B.1µm dick) Fotolack (z.B. 0,5µm dick) 

Si 

�� 

�� 

UV-Licht 

�� 

�� 

��} 

�� 

�� 

a) b) c) 

"Fotolackmaske" Fenster in der SiO2-Schicht 

d) e) f) 

a) Oxidierte Si-Scheibe 

b) Fotolack aufgebracht 

c) Justieren und Belichten (Kontaktkopie) 

d) Fotolack entwickelt (Fotolackmaske) 

e) SiO2-Schicht geätzt 

Fotolack- und Ätzprozeß (mit Positiv-Lack) 

f) Fotolack entfernt (Kontaktfenster oder SiO2-Maske für Diffusion) 

SiO 2 

�� 

Glasträger 

Maske 

FotoemulssionoderChromschicht 

Abbildung 1.6: Fotolithografie am Beispiel der Fenstererzeugung in einer SiO2 -Schicht 



�� 

�� 

�� 

p - 

SiO2 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

As 

n + 

p 

�� 

- 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

p + 

�� 

B 

�� 

� �� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

B 

n - 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

p 

p + p + 

�� 

n - 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

� 

�� 

�� 

�� 

P 

�� 

�� 

�� 

�� 

�� 

�� 

p n+ n+ 

p + p + 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

� 

�� n+ 

�� n+ 

�� 

�� 

�� 

�� 

�� 

� �� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

B E C 

p�� 

�� 

n+ �� n+ 

�� 

n + 

n + 

n + 

n + 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

n - 

n - 

p - 

p + 

p - 

p - 

p - 

� Al 

p 

p + p + 

n - 

n + 

p - 

p + p + 

n + 

n - 

p - 

Thermische Oxidation der polierten Substratscheibe 

Maske für Subkollektoren ("buried layer") 

Diffusion von Arsen (oder Antimon), Abnahme des SiO2 

Epitaxie, anschließend Oxidation 

Maske für Isolationsringe 

Diffusion von Bor, Oxidation während der Nachdiffusion 

Basis- (und Widerstands-) Maske 

Diffusion von Bor, Oxidation während der Nachdiffusion 

Emitter- Maske (einschließlich Kollektorkontaktzonen) 

Diffusion von Phosphor (oder Arsen), Oxidation während 

der Nachdiffusion 

Kontaktfenster - Maske 

Aufdampfen von Aluminium (ganzflächig) 

Metallisierungs - Maske 

Tempern der Aluminium - Strukturen 

Abbildung 1.7: Prozeßfolge bei der Herstellung einer integrierten Schaltung 



a) Herstellung einer Fotomaske aus der Maskenvorlage 

b) Einbau einer IS in ein Flachgehäuse 

c) Arbeitsschritte bei der Nagelkopfkontaktierung (Bonding) 

Abbildung 1.8: Übersicht über die Herstellungsschritte einer IS 



1.3 Physikalische Grundlagen, die Halbleitergrundgleichungen 

Ausgehend von den vollständigen Maxwellschen Gleichungen 

� 

� dB 

rotE 

= − , (1.1) 

dt 

� 

� � dD 

rotH 

= J + , (1.2) 

dt 

divD = ρ 

� 

, divB = 0 , (1.3) 

� 

� � � � 

D = ε ⋅ E , B = µ ⋅ H , (1.4) 

ergibt sich unter Vernachlässigung des magnetischen Feldes im Halbleiter 

rotE = 0 und damit . (1.5) 

� 

E = −gradΨ 

� 

Die Divergenz von (1.2) liefert die Kontinuitätsgleichung des Gesamtstroms 

� 

divJ 

+ 

d 

dt 

� � dρ 

divD 

= divJ 

+ = 0 . (1.6) 

dt 

Aus (1.4) mit (1.5) ergibt sich die Poisson-Gleichung 

divD = div( 

−ε 

gradΨ) 

= ρ 

� 

und mit ε = const. 

(1.7) 

ρ 

∆Ψ = − . (1.8) 

ε 

Für die Raumladungsdichte im Halbleiter gilt 

N N n p q − + − ⋅ = ρ ) 

( D A 

(1.9) 

(q: Einheitsladung n: Elektronendichte, p: Löcherdichte, ND: Donatordichte, NA: Akzeptordichte) 

und damit 

( D A). 

N N n p 

ρ q 

∆Ψ = − = − − + − 

ε ε 

(1.10) 

Die Gesamtstromdichte ergibt sich als Summe von Elektronen- und Löcherstromdichte. Beide 

setzen sich jeweils aus einem Feldstromanteil (Driftstrom) und einem Diffusionsstromanteil 

zusammen (Transportgleichungen): 

� 

J n = −q 

⋅ ( µ n ⋅ n ⋅ grad Ψ − Dn 

⋅ grad n) 

, (1.11a) 

� 

= −q 

⋅ µ ⋅ p ⋅ gradΨ 

+ D ⋅ grad , (1.11b) 

( p) 

J p 

p 

p 

(µn, µp : Beweglichkeiten; Dn, Dp: Diffusionskonstanten) 

� � � 

J = Jn + J p. 

(1.12) 

(1.12) eingesetzt in (1.6) ergibt 



Mit 

folgt 

� � dρ 

divJ p + divJ 

n + = 0 . (1.13) 

dt 

∂ρ ⎛ dp dn ⎞ 

= q ⋅⎜ 

− ⎟− 

q ⋅ 

∂t 

⎝ dt dt ⎠�� 

( G − R) 

+ q ⋅( 

G − R 

�� 

Löcher 

Elektronen 

(G: Generationsrate, R: Rekombinationsrate). 

� ∂n 

divJ 

n − q ⋅ + q ⋅ 

�� 

∂t 

�� Elektronen 

� ∂p 

p 

�� 

∂t 

�� ( G − R) 

+ divJ 

+ q ⋅ − q ⋅( 

G − R) 

= 0 

Löcher 

) (1.14) 

. (1.15) 

Die Kontinuität wird für beide Trägerarten separat vorausgesetzt (detailliertes Gleichgewicht): 

� 

divJ 

n 

� 

divJ 

p 

∂n 

− q ⋅ + q ⋅ 

∂t 

∂p 

+ q ⋅ − q ⋅ 

∂t 

Im stationären Fall gilt zudem 

∂n 

∂p 

= 0 und = 0. 

∂t 

∂t 

( G − R) 

, 

( G − R) 

. 

( G − R) 

= 

0, 

( G − R) 

= 0. 

Daraus folgen dann die sog. Bilanzgleichungen: 

� 

divJ 

n = −q 

⋅ 

� 

divJ 

= + q ⋅ 

p 

(1.16) 

(1.17) 

Zusammenfassung der Halbleitergrundgleichungen im stationären Fall für ε = const: 

Poisson-Gleichung: ( D A). 

N N n p 

ρ q 

∆Ψ = − = − − + − 

ε ε 

(1.10) 

Bilanzgleichungen: 

� 

� 

divJ p = q( 

G − R) 

, divJ n = −q( 

G − R) 

. (1.17) 

� 

Transportgleichungen: J n = −q 

⋅ ( µ n ⋅ n ⋅ grad Ψ − Dn 

⋅ grad n) 

, (1.11a) 

� 

= −q 

⋅ ( µ ⋅ p ⋅ gradΨ 

+ D ⋅ grad p) 

, (1.11b) 

J p 

p 

p 

Da die Trägerdichten in der Regel um viele Größenordnungen variieren, ist es sinnvoll, die 

Grundgleichungen statt in Trägerdichten in Quasifermipotentialen zu formulieren. Mit den 

folgenden Gleichungen ergeben sich die Quasifermipotentiale Φn,Φp aus den Trägerdichten 

unter Voraussetzung der Gültigkeit der Boltzmannstatistik: 



⎛ 1 

p = n ⋅exp 

⎜ i ⋅ 

⎝ uT 

⎛ 1 

n = n ⋅exp 

⎜ i ⋅ 

⎝ uT 

( Φ − Ψ) 

p 

⎞ 

⎟ 

⎟, 

⎠ 

⎞ 

⎟ 

⎠ 

( Ψ − Φ ) ⎟. 

n 

(ni : intrinsische Dichte, uT =kT/q: Temperaturspannung, 26 mV bei 20 O C) 

Im thermodynamischen Gleichgewicht gilt 

Φ 

n 

= Φ 

p 

= Φ 

(ΦF : Fermipotential) 

F 

. 

(1.18) 

Diffusionskonstante und Beweglichkeit der Träger sind durch die Einstein-Relation miteinander 

verknüpft: 

D 

D 

p 

n 

= u 

= u 

T 

T 

⋅ µ , 

⋅ µ . 

n 

p 

Eingesetzt in die Transportgleichungen ergibt sich für die Löcher: 

� 

J 

p 

(1.19) 

⎛ Φ p − Ψ ⎞ 

= −q 

⋅ µ p ⋅ p ⋅ gradΨ 

− q ⋅ µ p ⋅ ni 

⋅ exp⎜ 

⎟ 

⎜ ( grad p grad ) 

u ⎟ 

⋅ Φ − Ψ . (1.20) 

T 

�� 

�� ⎝��⎠ 

p 

�� 

= −q⋅D 

⋅grad 

p 

Entsprechendes gilt für die Elektronen. Beide Gleichungen lassen sich vereinfachen zu: 

� 

J p = −q 

⋅ µ p ⋅ p ⋅ gradΦ 

p, 

� 

(1.21) 

J = + q ⋅ µ ⋅ n ⋅ gradΦ 

. 

n 

n 

n 

Die Trägerströme sind demnach proportional zur Trägerdichte multipliziert mit dem Gradienten 

des jeweiligen Quasifermipotentials. Daraus ist für Majoritätsträger bei niedriger Injektion 

(d.h. Majoritätsträgerdichte >> Minoritätsträgerdichte) zu folgern, daß das Quasifermipotential 

der Majoritätsträger näherungsweise räumlich konstant und gleich dem Fermipotential ist. 

Mit (1.10) und (1.11a,b) ergeben sich drei partielle Differentialgleichungen in den Variablen 

Ψ, n, p bzw. Ψ, φn, φp. Diese können, unter geeigneten Randbedingungen, numerisch oder 

unter vereinfachenden Annahmen analytisch gelöst werden. Die Teilchenströme und der Gesamtstrom 

ergeben sich dann mit den Gleichungen (1.11) und (1.12) oder (1.21) und (1.12). 

Prof. Dr.-Ing. R. Laur - 14 - ITEM 

p

Kapitel 2: Diode Integrierte Schaltungen I 

2 Die pn-Diode 

Dioden sind Bauelemente, bei denen jeweils zwei aneinandergrenzende Gebiete mit entgegengesetzter 

Dotierung kontaktiert sind. Sie sind durch einen pn-Übergang (Grenzschicht 

zwischen den beiden unterschiedlich dotierten Gebieten) gekennzeichnet. Im folgenden wird 

von einer eindimensionalen Struktur ausgegangen, d.h. die Dotierungsdichte ist lediglich eine 

Funktion einer Koordinate. 

2.1 Der pn-Übergang im thermodynamischen Gleichgewicht 

Der Konzentrationsunterschied der Ladungsträger am pn-Übergang führt zur Diffusion der 

Ladungsträger über den pn-Übergang hinweg. Der dadurch verursachte Transport von Ladungen 

ergibt ein elektrisches Feld in der Umgebung des pn-Übergangs. Wegen des elektrischen 

Feldes entsteht eine von freien Ladungsträgern entblößte Schicht in der Umgebung des pn- 

Übergangs. Die ortsfesten ionisierten Dotierungsatome bilden eine Raumladungszone (RLZ). 

Im Gleichgewichtszustand wird der Diffusionsstrom der Ladungsträger durch einen entgegengesetzt 

gleich großen Driftstrom des entsprechenden Ladungsträgertyps kompensiert. Der 

pn-Übergang ist stromlos. Für den Löcherstrom ergibt sich damit aus (1.11b) für eindimensionale 

Betrachtung 

dp 

p = q( 

µ p pE − D ) = 0 . (2.1) 

dx 

J p 

Unter Verwendung der Einstein-Relation (1.19) folgt daraus 

Dp 

Edx = 

µ 

p 

dp 

p 

= 

kT 

q 

dp 

p 

. (2.2) 

Die Potentialdifferenz über die Raumladungsschicht ergibt sich damit zu 

V 

D 

Mit p = N , 

p0 

A 

xn 

pn 

0 

kT dp kT p0 

∫ Edx = − = ln . (2.3) 

q p q p 

x 

p 

n0 

= − ∫ 

p 

p 

n0 

n0 

p 0 

2 2 

ni 

ni 

= = folgt 

n N 

D 

p 

k T NA ND 

VD 

= 

q ni 

⋅ ⋅ 

⋅ ln . (2.4) 

2 

17 −3 

10 −3 

Beispiel: = N = 10 cm , n ( Si, 

27° 

C) 

≈1, 

5⋅10 

cm , ⇒ V ≈ 0, 

84V 

N D A 

i 

D 

Diese Potentialdifferenz wird als Diffusionsspannung bezeichnet. Das n-Gebiet liegt dabei 

gegenüber dem p-Gebiet auf höherem (positivem) Potential. Außen ist diese Potentialdifferenz 

nicht meßbar, da sie durch eine entgegengesetzt wirkende Potentialdifferenz an den Kontakten 

kompensiert wird. Entsprechende Ergebnisse werden erzielt, wenn in (2.1) die Elektronenstromgleichung 

verwendet wird. 

Das elektrische Feld in der Raumladungszone läßt sich ebenso durch Integration der Poisson- 

Gleichung (1.10) berechnen. Dabei wird vorausgesetzt, daß die freien Ladungsträger in der 

RLZ vernachlässigbar sind. Im n-Gebiet der RLZ finden sich positive, ortsfeste Donatorionen 

der Dichte ND. Im p-Gebiet sind dies entsprechend Akzeptorionen der Dichte NA. Unter der 

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ITEM


Voraussetzung, daß sich als Potentialdifferenz über die RLZ die Diffusionsspannung (2.4) 

ergibt, folgt für die Ausdehnung der RLZ: 

ρ(x) 

E(x) 

V(x) 

x = x + x = 

d n p 

2⋅ ε N + N 

⋅ 

q N ⋅ N 

A D 

A D 

⋅V 

p-Material n-Material 

-x p 

-Q 

RLZ 

+Q 

E D 

D 

x n 

U D 

. (2.5) 

Abbildung 2.1: Der pn-Übergang im thermodynamischen Gleichgewicht 

2.1.1 Einseitig abrupte Übergänge 

Von einseitig abrupten Übergängen wird gesprochen, wenn die Donatordichte sehr viel größer 

als die Akzeptordichte ist oder umgekehrt. Sie bilden ein geeignetes Modell insbesondere 

für diffundierte Übergänge und werden auch als p + n- oder pn + -Übergänge bezeichnet. 

Für einseitig abrupte pn-Übergänge gilt: 

2 ⋅ ε 1 

mit NA >> ND: xd ≈ xn 

= ⋅ ⋅V 

D . (2.6) 

q N 

D 

Dies bedeutet, daß sich die RLZ hauptsächlich in das n-Gebiet ausbreitet. 


ITEM 

V D 

x 

x 

x


2 ⋅ ε 1 

mit NA > ND bzw. N = NA, wenn NA 0 und die Sperrichtung Vpn < 0. Der Strom in Flußrichtung ist um 

mehrere Größenordnungen größer als der Fluß in Sperrichtung und steigt mit steigender Flußspannung 

exponentiell an. 

2.2.1 Diode in Flußrichtung 

Wirkt die äußere Spannung der Diffusionsspannung entgegen (Flußrichtung, Pluspol der äußeren 

Spannungsquelle am p-Kontakt, Vpn > 0), verringert sich der Driftstrom und es überwiegt 

der Diffusionsstrom. Es ergibt sich ein positiver Nettostrom vom p-Kontakt zum n- 

Kontakt. Der resultierende Nettostrom ist dabei um Größenordnungen kleiner als Diffusions- 

oder Driftstrom, d.h. beide Stromanteile weichen nur wenig voneinander ab und kompensieren 

sich immer noch näherungsweise, wie im Fall des thermodynamischen Gleichgewichts. 

Es gilt weiterhin näherungsweise (2.1) 

und entsprechend: 

dp 

p = q( 

µ p pE − D ) ≈ 0 

(2.9a) 

dx 

J p 

dp 

n = −q( 

µ nnE 

+ D ) ≈ 0 

(2.9b) 

dx 

J n 

Man kann dies anschaulich überprüfen, indem man aus dem Trägergradienten über die RLZ 

die Diffusionsstromdichte abschätzt, die sich in einer Größenordnung von mehreren 10 

kA/cm² ergibt, einem Wert, der um Größenordnungen über einem realistischen Wert der Nettostromdichte 

liegt. (2.9) kann entsprechend wie (2.1) integriert werden und es ergibt sich für 

die Potentialdifferenz über die RLZ entsprechend zu (2.3) 

kT pp0 

VD − Vpn = ln 

q p (x ) . (2.10) 

n n 

Vpn ist dabei die außen angelegte Spannung, wobei vorausgesetzt wird, daß sie vollständig 

über die RLZ abfällt. Unter der Voraussetzung niedriger Injektion bleibt die Majoritätsträgerdichte 

pp0 unverändert, während sich die Minoritätsträgerdichte am Rand der RLZ verändert. 

(2.10) gelöst nach der Minoritätsträgerdichte liefert 


ITEM


− qV qV 

D 

pn( 

xn) 

= p p0 

exp( ) exp( 

kT kt 

und mit (2.3) 

− qV D p 

exp( ) = 

kT p 

n0 

p0 

pn 

) 

, (2.11) 

qVpn 

pn 

( xn) 

= pn0 

exp( ) . (2.12) 

kT 

Entsprechend gilt für die Elektronen 

qV pn 

n p ( x p ) = n p0 

exp( ) . (2.13) 

kt 

Durch die äußere Spannung in Flußrichtung werden demnach die Minoritätsträgerdichten am 

Rand der RLZ angehoben. Man spricht davon, daß Minoritätsträger über die RLZ injiziert 

werden. An den Kontakten bleibt die Minoritätsträgerdichte konstant. Es bildet sich demnach 

ein Diffusionsgefälle der Minoritätsträgerdichten vom Rand der RLZ zum Kontakt aus. Die 

überschüssigen Minoritätsträger rekombinieren auf ihrem Weg zum Kontakt. Die Dichtestörung 

der Minoritätsträger nimmt exponentiell mit der Diffusionslänge Lp innerhalb einiger 

Diffusionslängen auf den Gleichgewichtswert ab, wenn der Abstand des Kontakts von der 

RLZ wesentlich größer als die Diffusionslänge ist: 

typisch: 

L = D τ , τp – Lebensdauer der Löcher im n-Gebiet (2.14a) 

p 

p 

p 

, L ≈ einige 

Lp n 

Mit Gleichung 2.12 folgt 

p 

p 

10µ 

m 

xn 

− x 

x) 

− pn0 

= ( pn 

( xn 

) − pn 

) ⋅exp( 

) . (2.14b) 

L 

n ( 0 

p 

qV pn xn 

− x 

x) 

− pn0 

= pn 

(exp −1) 

⋅exp( 

) ; x > xn > 0. (2.15) 

kT 

L 

n ( 0 

Entsprechend gilt für die Elektronen im p-Gebiet: 

n 

qVpn 

x + x p 

x) 

− n p0 

= n p (exp −1) 

⋅exp( 

) ; x < -xp < 0. (2.16) 

kT 

L 

p ( 0 

Der Minoritätsträgerstrom ist bei niedriger Injektion ein reiner Diffusionsstrom der aus dem 

Gradienten der Minoritätsträgerdichte (2.15, 2.16) berechnet werden kann: 

J 

p 

dpn 

= −qDp 

, 

dx 

p 

n 

dn p 

J n = qDn 

. (2.17) 

dx 

Am Rand der Raumladungszone (xn, -xp) ergeben sich mit (2.14 – 2.17) jeweils die Minoritätsträgerströme 


ITEM


qDp 

pn0 

qVpn 

J p ( xn 

) = (exp −1) 

, (2.18) 

L kT 

p 

qDnn 

p0 

qVpn 

J n ( −x 

p ) = (exp −1) 

. (2.19) 

L kT 

n 

Die Minoritätsträgerströme werden in Richtung zu den Kontakten aufgrund der Rekombination 

durch Majoritätsträgerströme ersetzt. Der insgesamt über den pn-Übergang fließende 

Strom, der gleichzeitig der Strom über die Kontakte ist, ergibt sich als Summe beider Minoritätsträgerströme 

(2.18, 2.19) 

Dp 

pn0 

Dnn 

p0 

qVpn 

J = J p ( xn 

) + J n ( −x 

p ) = q( 

+ )(exp −1) 

. (2.20) 

L L kT 

p 

Bei der Herleitung von (2.14) wurde davon ausgegangen, daß der Abstand zwischen RLZ und 

Kontakt erheblich größer als die Diffusionslänge ist (wp,n >>Lp,n, lange Diode). Ist dies nicht 

der Fall, ist die Rekombination zwischen RLZ und Kontakt vernachlässigbar. Der Minoritätsträgerstrom 

ist dann über die Strecke wp,n konstant und die Minoritätsträgerdichte fällt linear 

vom Rand der RLZ bis zum Kontakt auf den Wert 0 ab. Ist beispielsweise das n-Gebiet kurz 

gegenüber der Diffusionslänge Lp, so ist in (2.20) Lp durch die Länge des n-Gebiets wn zu 

ersetzen. Bei einer kurzen Diode erhöht sich dementsprechend der Diffusionsstrom einer Ladungsträgerart. 

Abbildung 2.2 zeigt im oberen Bild die Stromdichte J und symbolisch die Rekombination der 

injizierten Minoritätsträger innerhalb einiger Diffusionslängen vom Rand der RLZ. Im Bild 

darunter wird die Anhebung der Minoritätsträgerdichten an den Grenzen der RLZ durch Injektion 

dargestellt. Die injizierten Minoritätsträger diffundieren in das Bahngebiet hinein und 

rekombinieren dabei mit den jeweiligen Majoritätsträgern. Die zur Rekombination, z.B. im 

n-Gebiet benötigten Majoritätsträger werden zunächst aus dem Reservoir des n-Gebietes entnommen, 

aus Neutralitätsgründen durch einen Elektronenstrom Jn vom n-Gebietsende jedoch 

sofort nachgeliefert. Im n-Gebiet ändert sich entlang des Ortes das Verhältnis von Minoritätsträgerstrom 

IP zum Majoritätsträgerstrom kontinuierlich. Die Gesamtstromdichte J bleibt über 

die Länge der Diode aus Kontinuitätsgründen konstant. 


ITEM 

n


I 

n 

p 

In Ip I 

0 

p p0 

n p0 

�� 

�� 

�� 

�� 

p n 

Diffusion, 

Rekombination 

I n 

n p 

+ 

V PN > 0V 

Abbildung 2.2: pn-Diode mit angelegter Flußspannung 

-x p 

x n 

p n 

I 

I p 

n n0 

Diffusion, 

Rekombination 

2.2.2 Diode in Sperrichtung 

Wirkt die äußere Spannung in Richtung der Diffusionsspannung (Sperrichtung, Minuspol der 

äußeren Spannungsquelle am p-Kontakt, Vpn < 0), überwiegt der Driftstrom den Diffusionsstrom. 

Da der Driftstrom ein Minoritätsträgerstrom ist, ist der Nettostrom in Sperrichtung um 

Größenordnungen kleiner als der Diffusionsstrom und geht bereits für kleine Sperrspannungen 

in die Begrenzung (Sperrsättigungsstrom), da der Vorrat an Minoritätsträgern erschöpft. 

Es gelten weiterhin die Gleichungen 2.12 und 2.13, da Drift- und Diffusionsstrom nur wenig 

voneinander abweichen. Wegen des negativen Vorzeichens von Vpn werden jetzt allerdings 

die Minoritätsträgerdichten an den Rändern der RLZ abgesenkt. Die Gleichungen 2.18 bis 

2.20 für die Minoritätsträgerströme und für den Gesamtstrom gelten weiterhin identisch. 


ITEM 

J 

p n0 

x 

X


I 

n 

p 

In, Ip 

0 

I 

pp0 

np0 

�� 

�� 

�� 

�� 

p n 

Diffusion, 

Generation 

np 

+ 

VPN < 0V 

-xp 

RLZ 

Abbildung 2.3: pn-Diode mit angelegter Sperrspannung 

xn 

pn 

J 

Diffusion, 

Generation 

2.3 Die ideale Diode (Shockley-Gleichung) 

Gleichung 2.21 beschreibt die Gesamtstromdichte in der Diode in Fluß- und Sperrichtung. 

Der Diodenstrom ergibt sich durch Multiplikation mit der Querschnittsfläche A der Diode: 

V pn ⎛ ⎞ 

⎜ VT 

I = ⋅ −1 

⎟ 

D IS 

e 

(2.21) 

⎜ ⎟ 

⎝ ⎠ 


ITEM 

Ip 

In 

nn0 

p n0 

x 

x


mit I q A D D 

p 

L L n 

⎛ p 

⎞ 

n 

S = ⋅ ⋅ ⎜ ⋅ n + ⋅ ⎟ 

0 p0 

⎟ , Sperrsättigungsstrom und (2.21a) 

⎝ p 

n ⎠ 

kT 

VT = , Temperaturspannung. (2.21b) 

q 

In Abbildung 2.4 wird die Kennlinie der idealen Diode dargestellt. Im Sperrbereich (unteres 

Diagramm) wird für geringe Sperrspannungen der konstante Sperrsättigungsstrom erreicht. 

Im Flußbereich steigt der Strom oberhalb einer Schwellenspannung (ca. 0,7 V bei Silizium) 

exponentiell an. 

I D/A 

I D 

0.04 

0.03 

0.02 

0.01 

5 10 16 

I D/A 

5 10 16 

1 10 15 

1.5 10 15 

Abbildung 2.4: Kennlinie der idealen Diode 

+ 

V PN 

0 

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 

0 

V PN/V 

1 0.8 0.6 0.4 0.2 0 0.2 

V PN/V 

2.4 Dynamisches Verhalten der Diode 

Das dynamische Verhalten der Diode wird durch die in und im Bereich der RLZ gespeicherte 

Ladung bestimmt. Üblicherweise werden die Effekte der Ladungsspeicherung modellhaft 

durch Kapazitäten beschrieben. 


ITEM


2.4.1 Sperrschichtladung, Sperrschichtkapazität 

Die außen angelegte Spannung wird (teilweise) durch die Variation der Breite der RLZ kompensiert. 

In Sperrichtung verbreitert sich die RLZ. In Flußrichtung wird die RLZ schmaler. In 

Flußrichtung gilt dies, solange die außen angelegte Flußspannung deutlich geringer als die 

Diffusionsspannung ist. Bei höheren Flußspannungen und damit höheren Diodenströmen treten 

resistive Effekte auf, die dafür verantwortlich sind, daß die an der RLZ anliegende Spannung 

geringer als die Diffusionsspannung bleibt. Mit der o.a. Näherung eines einseitig abrupten 

pn-Übergangs (2.8) ergibt sich die Breite der RLZ zu 

x 

d 

≈ 

2 ⋅ ε V 

⋅ 

q 

D 

− V 

N 

pn 

. (2.22) 

Die RLZ dehnt sich im wesentlichen in das niedrig dotierte Gebiet aus. Die pro Flächeneinheit 

gespeicherte Ladung Q’ ergibt sich damit zu 

Q'= q ⋅ N ⋅ xd 

= 2ε 

⋅ q ⋅ N ⋅( 

VD 

−V 

pn ) . (2.23) 

Im hochdotierten Gebiet ist die entsprechende Ladung mit umgekehrten Vorzeichen gespeichert. 

Für die auf die Flächeneinheit bezogene Kapazität der RLZ (Sperrschichtkapazität) 

folgt 

C' 

J 

dQ' 

∂ 

= = 

dV dV 

pn 

pn 

( q ⋅ N ⋅ x ) 

d 

= 

ε ⋅q 

⋅ N 

2⋅ 

( V −V 

) 

D 

pn 

= 

ε ⋅q 

⋅ N 

⋅ 

2⋅V 

D 

1 

V 

1− 

V 

pn 

D 

. (2.23a) 

Durch Multiplikation mit der Querschnittsfläche A ergibt sich die Sperrschichtkapazität 

C 

J 

mit C 

1 

= C J 0 ⋅ , (2.23b) 

V pn 

1 − 

V 

J 0 

= A⋅ 

D 

ε ⋅ q ⋅ N 

2⋅V 

typisch: CJ 0 ≈ 0, 

2 2 

D 

fF 

µ m 

( Sperrschichtkapazität im spannungslosen Zustand). 

Üblicherweise wird ein etwas modifiziertes Modell der Sperrschichtkapazität verwendet: 

C 

j 

⎡ V 

= C ⋅ 1− 

⎣ 

⎤ 

− p 

PN 

j0 

⎢ 

V 

⎥ . (2.24) 

D 

⎦ 

Die Koeffizienten p (0.3 .. 0.5) und C werden durch Messungen bestimmt. 

j0 


ITEM


Cj0 

Cj 

0 

Abbildung 2.5: Sperrschichtkapazität in Abhängigkeit von der angelegten Spannung 

Abbildung 2.5 zeigt qualitativ den Verlauf der Sperrschichtkapazität in Abhängigkeit von der 

Diodenspannung. Mit zunehmender Sperrspannung wird die Sperrschichtkapazität wegen der 

zunehmende Weite der RLZ reduziert. In Flußrichtung ergibt sich theoretisch ein Pol bei 

Vpn=VD. Dieser wird geeignet vermieden (gestrichelter Verlauf). 

2.4.2 Diffusionsladung, Diffusionskapazität 

Die Gleichungen 2.15 und 2.16 zeigen den Verlauf der durch Injektion erzeugten Dichtestörung 

der Minoritätsträger. 

Vpn 

xn 

− x 

x' 

∆ pn ( x) 

= pn 

( x) 

− pn0 

= pn0 

(exp −1) 

⋅ exp( ) = ∆p( 

xn 

) ⋅ exp( ) (2.25) 

V 

L 

L 

mit x’ = x - xn. 

T 

Die gespeicherten Minoritätsträger ergeben mit (2.18) die pro Flächeneinheit gespeicherte 

Ladung: 

∞ 

∆Q′ p = q∫ 

x 

n 

VD 

p 

T 

VPN 

Vpn 

L 

∆p( 

x′ 

) dx′ 

= q ⋅ Lp 

⋅ pn0 

⋅(exp 

−1) 

= J p ( xn 

) ⋅ 

V 

D 

2 

p 

p 

p 

. (2.26) 

Mit (2.14a) und durch Multiplikation mit der Querschnittsfläche A ergibt sich daraus 

∞ 

∆Qp = Aq∫ 

x 

n 

∆p 

′ 

′ 

pn 

( x ) dx 

= Aq ⋅ Lp 

⋅ pn0 

⋅(exp 

−1) 

= I p ( xn 

) ⋅τ 

p. 

VT 

Entsprechend gilt für die Elektronenüberschußladung im p-Gebiet 

V 

(2.27a) 

∆Qn 

= In 

( xp 

) ⋅τ 

n. 

. (2.27b) 

Die gesamte gespeicherte Diffusionsladung ergibt sich aus der Summe der Minoritätsträgerladungen 

Vpn 

∆ QD = In 

( xp 

) ⋅τ 

n. 

+ I p( 

xn) 

⋅τ 

p. 

= I ⋅τ 

t = IS(exp 

−1) 

⋅τ 

t. 

(2.28) 

V 

Die gespeicherte Diffusionsladung ist demnach proportional zum Diodenstrom. τt ist die sog. 

Transitzeit, d.h. diejenige Zeit, die die gespeicherte Minoritätsträgerladung benötigt, um die 

Diode zu „durchqueren“. Die Diffusionsladung kann ebenso durch eine spannungsabhängige 

Diffusionskapazität CD beschrieben werden: 


ITEM 

T


d∆Q 

I 

⋅τ 

D S t pn 

CD = = exp = τ t ⋅ = τ t 

dVpn 

VT 

VT 

dVpn 

V 

dI 

⋅ g . (2.29) 

2.5 Reale Dioden 

Die Kennlinien realer Dioden weichen wesentlich von derjenigen der idealen Diode ab. Die 

wesentlichen Effekte, die zu einer Abweichung vom idealen Modell führen sind: 

• Generation in der RLZ: In Sperrichtung führt die Generation in der RLZ zu einem 

gegenüber dem idealen Diffusionsstrom deutlich erhöhten Sperrsättigungsstrom. 

• Rekombination in der RLZ: In Flußrichtung rekombinieren Ladungsträger in der 

RLZ. Aus der Theorie ergibt sich für diese Rekombinationsströme: 

Vpn 

J r ≈ J r0 

⋅exp( 

) 

(2.30) 

2V 

T 

0 

Für niedrige Diodenströme übersteigen die Rekombinationsströme die aus der 

idealen Theorie erhaltenen Diffusionsströme. Für höhere Ströme dominiert wieder 

der ideale Diodenstrom. Häufig wird Gleichung 2.21 daher folgendermaßen modifiziert: 

U pn ⎛ ⎞ 

⎜ n⋅VT 

I = I ⋅ −1⎟ 

S e , 1 ≤ n ≤ 2 . (2.31) 

⎜ ⎟ 

⎝ ⎠ 

• Hochinjektions-, Hochstromeffekte: Diese Effekte treten auf, wenn bei hohen 

Flußspannungen die injizierten Minoritätsträgerdichten in die Größenordnung der 

Majoritätsträgerdichten gelangen. Diese Effekte können ebenfalls mit einer nichtidealen 

Diodengleichung entsprechend (2.31) modelliert werden. 

• Parasitäre Widerstände der Bahngebiete: Diese werden als Widerstände, die evtl. 

stromabhängig sind, dem Diodenmodell an den Klemmen zugefügt. 

• Durchbruch mit starkem Stromanstieg bei hohen Sperrspannungen: Bei hochdodierten 

Dioden ergibt sich der Durchbruch bei niedrigen Spannungen (10V). 

• Einflüsse der mehrdimensionalen Struktur. 

• Oberflächeneffekte (Leckströme, Rekombination), etc. 


ITEM


2.6 Großsignalmodell der Diode 

Ein einfaches Großsignalmodell der Diode ist in Abbildung 2.6 als Ersatzschaltbild dargestellt. 

Das Diodensymbol repräsentiert die ideale Diode. CJ und CD stellen die Sperrschicht- 

bzw. die Diffusionskapazität dar, die dementsprechend spannungsabhängig sind. RB repräsentiert 

die ohmschen Verluste in den Bahngebieten (Bahnwiderstand). 

V pn 

I d 

R B 

C J(V pn) C D(V pn) 

Abbildung 2.6: Großsignalersatzschaltbild der Diode 

2.7 Kleinsignalmodell der Diode 

Bei der Untersuchung des Kleinsignalverhaltens elektronischer Bauelemente wird davon ausgegangen, 

daß die elektrischen Klemmengrößen als Überlagerung einer zeitunabhängigen 

Größe I’, V’ mit einer zeitabhängigen Größe i(t), v(t) betrachtet werden können. Dabei wird 

vorausgesetzt, daß die Amplituden der zeitabhängigen Größen erheblich kleiner als die 

Gleichgrößen sind, so daß die nichtlinearen Elementgleichungen in einer Reihe entwickelt 

werden können, die nach dem linearen Glied abgebrochen werden kann. 

V ( t ) = V '+ 

v( 

t) 

, v


g 

0 

I 

V ' 

= 

d 

S VT 

⋅ e 

(2.34) 

V 

T 

ergibt. Für hinreichend hohe Spannung in Flußrichtung (V‘d >> VT) gilt vereinfachend 

I 

D 

V ' 

V ' 

d 

d 

= I 

VT 

⋅( 

e −1) 

≈ I 

VT 

⋅e 

. (2.35) 

Hierdurch ergibt sich für (2.34) einfach 

g 

S 

I' 

S 

d 

0 ≈ . (2.36) 

VT 

Der Vorteil der Kleinsignalrechnung besteht darin, daß Verfahren der linearen Wechselstromrechnung 

eingesetzt werden können, wenn die Kleinsignalersatzschaltbilder der nichtlinearen 

Bauelemente im Arbeitspunkt bekannt sind. Abbildung 2.7 zeigt das Kleinsignalersatzschaltbild 

einer Diode. 

g 0(V') C j(V') C D(V') 

Abbildung 2.7: Kleinsignalersatzschaltbild der Diode 

r b 

2.8 Temperaturabhängigkeit des Diodenstroms 

Die Temperaturabhängigkeit der Diode ergibt sich aus (2.21). Einerseits ist die Temperaturspannung 

VT proportional zu T, andererseits ist der Sättigungsstrom IS stark über die Minoritätsträgerdichten 

np0, pn0 von der Temperatur abhängig. Mit 

n 

I 

p0 

S 

2 

ni 

= , p 

N 

A 

n0 

2 

ni 

= gilt (2.37) 

N 

D 

− E 

2 

g 

( T ) ∝ ni 

( T ) ∝ exp( ). 

(2.38) 

kT 

Zusammengefaßt folgt aus (2.21) in Flußrichtung mit hinreichend hoher Flußspannung: 

− E g qV pn 

I( 

T ) ∝ exp( ) exp( ) , (2.39) 

kT kT 

wobei die geringe Temperaturabhängigkeit des Bandabstands Eg unberücksichtigt bleiben soll. 

Aus (2.39) kann bestimmt werden, welche Änderung der Flußspannung ∆Vpn einer Änderung 

der Temperatur ∆T äquivalent ist: 


ITEM


dI 

dT 

∆V 

∆T 

dI 

∆ T = ∆Vpn 

, 

dV 

pn 

= 

dI 

dT 

dI 

dV 

pn 

pn 

= 

E 

q 

g 

−V 

T 

pn 

1, 

73mV 

≈ . (2.40) 

K 

Der angegebene Näherungswert von ca. 1,73 mV/K ergibt sich bei 300K, Vpn = 0,6V mit einem 

Bandabstand von 1,12eV. 


ITEM

Kapitel 3: Bipolarer Transistor Integrierte Schaltungen I 

3 Bipolarer Transistor 

Der bipolare Transistor wurde 1947 von Bardeen, Brattain und Shockley entwickelt, und er 

hat zunächst die Entwicklung der Elektronik bestimmt. Inzwischen ist die Bedeutung der bipolaren 

Technologie, verglichen mit der MOS-Technologie, reduziert. Unabhängig davon haben 

bipolare Technologien oder gemischte Technologien (z.B. BiCMOS) auch heute noch 

eine Bedeutung. Dies ist insbesondere in den spezifischen Vorteilen bipolarer Transistoren 

gegenüber MOS-Transistoren, wie höhere Verstärkung und besondere Eignung zur Leistungsverstärkung, 

begründet. 

3.1 Aufbau und Wirkungsweise 

Bipolare Transistoren sind gekennzeichnet durch zwei eng benachbarte pn-Übergänge. Die 

drei sich ergebenden Schichten sind jeweils kontaktiert. Es ergeben sich zwei Realisierungsmöglichkeiten 

als npn- bzw. pnp-Transistoren, die in Abbildung 3.1 als symbolische Schichtstruktur 

und mit ihrem Schaltsymbol dargestellt sind. 

B 

n 

p 

n 

C 

E 

npn 

Abbildung 3.1: npn- und pnp-Bipolartransistoren 

B 

n - Epitaxie 

C 

E 

Basis Emitter Kollektor 

p 

n + -Burried Layer 

B 

p - Substrat 

p 

n 

p 

C 

E 

pnp 

Abbildung 3.2: Querschnitt durch einen integrierten Bipolartransistor 

n + 

I C 

B 

C 

E 

p + - Isolation 


ITEM


Abbildung 3.2 zeigt beispielhaft einen Schnitt durch einen integrierten npn-Transistor. Eine 

einige Mikrometer dicke schwach n-dotierte Schicht wird durch epitaktisches Wachstum auf 

einem p-dotierten Substrat erzeugt. Durch tiefe p+-Dotierung wird eine n-dotierte Insel erzeugt, 

die den Kollektor des Transistors bildet. Zwischen Substrat und n-Insel wird eine 

hochdotierte vergrabene Schicht (burried layer) erzeugt, die den Widerstand zum Kollektor- 

Kontakt verringert. Eine p-dotierte Basisdiffusion wird von einer hochdotierten n-Diffusion 

gefolgt. Es bildet sich eine vertikale npn-Struktur. Gleichzeitig mit dem Emitter wird die 

hochdotierte Kontaktdiffusion für den Kollektor erzeugt, die für einen sperrfreien Kollektorkontakt 

sorgt. Emitter, Basis und Kollektor werden durch Öffnungen in der Siliziumdioxidschicht 

mit Aluminium kontaktiert. 

Die Aufsicht auf den bipolaren Transistor (Abbildung 3.3) zeigt die n-Insel in welcher der 

Transistor realisiert ist mit umgebenden n-Inseln, die durch p-dotierte Isolationsdiffusionen 

(Isolationsgräben) voneinander getrennt sind. Werden die Isolationsgräben auf das niedrigste 

Potential des Chips gelegt, sind die Inseln durch gesperrte pn-Übergänge elektrisch isoliert. 

Man erkennt Basis und Emitter sowie den hochdotierten n-Kollektorkontakt. Schwarz gekennzeichnete 

Kontaktöffnungen sorgen für die Kontaktierung der Transistoranschlüsse mit 

den Leiterbahnen aus Aluminium, die für eine elektrische Verbindung der Elemente miteinander 

sorgen. 

n + 

Emitter 

Basis 

Abbildung 3.3: Aufsicht auf Bipolartransistor 

p 

Isolation 

n + 

Verdrahtung 

Kollektor 

In Abbildung 3.2 ist gestrichelt das für die Transistorfunktion wesentliche Raumgebiet gekennzeichnet. 

Es handelt sich um eine vertikale n+pn - n+-Struktur, die in Abbildung 3.4 symbolisch 

dargestellt ist. Man beachte, daß sich Basis- und Kollektorkontakt an der Oberfläche 

befinden. Der hochdotierte Burried-Layer dient der niederohmigen Verbindung des internen 

Kollektors zum Kollektorkontakt. Bei der Untersuchung der grundsätzlichen Transistorfunktion 

an der eindimensionalen Struktur wird die hochdotierte n-Schicht in Abbildung 3.5 zunächst 

außer acht gelassen. 


ITEM


Abbildung 3.4: Eindimensionale Darstellung der Transistorstruktur 

I E 

n + 

n + 

p 

E 

n - 

n + 

C 

V CE 

p 

x 

I B 

V BE>0 V BC0), die Basis- 

Kollektor-Strecke in Sperrichtung (VBC


I = 1 − ) ⋅ I χ 

C 

B 

( 1 

B1 

B2 

nE 

, (3.4) 

I = I + I = χ + χ ) ⋅ I , (3.5) 

E 

C 

B 

( 1 2 

nE 

nE 

I = −I 

− I = − 1+ 

χ ) ⋅ I . (3.6) 

( 2 

Das Verhältnis von Kollektorstrom zu Basisstrom wird als Stromverstärkung βF, mit 

β 

F 

I 

= 

I 

C 

B 

1− 

χ 

≈ 

χ + χ 

1 

1 >> 

2 

1 

(3.7) 

bezeichnet. Der Kollektorstrom ist erheblich größer als der steuernde Basisstrom. Für integrierte 

Transistoren liegt βF in der Regel zwischen 50 und 200. 

Das Verhältnis von Kollektorstrom zu Emitterstrom wird als Stromverstärkung αF, mit 

α 

F 

= 

I 

I 

C 

E 

1− 

χ 

≈ 

1+ 

χ 

1 < 

bezeichnet. Zwischen αF und βF gilt damit der Zusammenhang 

β 

F 

α F = 

1− 

α 

F 

, 

2 

1 

(3.8) 

β F α F = . (3.9) 

β + 1 

F 

3.2 Das Ebers-Moll-Modell 

Das Ebers-Moll-Modell liefert einen einfachen Zusammenhang zwischen Klemmenströmen 

und Klemmenspannungen des bipolaren Transistors. Es war das erste Modell, das in der 

Schaltungssimulation eingesetzt wurde und stellt ein heuristisches Modell mit geringer physikalischer 

Relevanz dar. 

Es wird wieder von der eindimensionalen Transistorstruktur in Abbildung 3.5 ausgegangen. 

Unter Annahme niedriger Injektion in der Basis ist der Löcherstrom in der Basis vernachlässigbar. 

dp 

p = qµ 

p pEx 

− qD ≈ 0 . (3.10) 

dx 

J p 

Gleichung 3.10 ergibt, unter Verwendung der Einstein-Relation 

D 

µ 

p 

p 

k ⋅T 

= = VT 

q 

für die elektrische Feldstärke in der Basis 

E 

x 

dp 

qDp 

dx VT 

= = 

qµ 

p p 

p 

dp 

dx 

Damit folgt für den Elektronenstrom in der Basis: 

J 

n 

(3.11) 

. (3.12) 

( n ⋅ p) 

dn VT 

dp dn qDn 

d 

= qµ 

nnE 

x + qDn 

= qµ 

nn 

+ qDn 

= ⋅ 

(3.13) 

dx p dx dx p dx 


ITEM


bzw. 

( n⋅ 

p) 

d 

= qD ⋅ . (3.14) 

dx 

pJ n n 

Die Basisweite xB ist erheblich geringer als die Diffusionslänge der Elektronen, so daß die 

Rekombination in der Basis vernachlässigbar und der Elektronenstrom konstant ist. Gleichung 

3.14 kann dann über die Basisweite integriert werden und es ergibt sich: 

x 

J n 

B 

0 

B 

xB 

∫ pdx = qDn 

⋅ ( n p) 

= qD [ n( 

x ) p( 

x ) n( 

0) 

p( 

0) 

0 n B ⋅ − ⋅ ]. (3.15) 

Die gesamte Ladung der Majoritätsträger in der Basis wird als Basisladung 

Q 

B 

= q ⋅ A ⋅ 

xB 

∫ 

0 

pdx 

(3.16) 

bezeichnet. Das Ebers-Moll-Modell gilt lediglich für niedrige Injektion. Hierbei ist die Majoritätsträgerdichte 

lediglich von der Dotierungsdichte abhängig und es gilt: 

Q 

B 

qA ⋅ 

x 

B 

= ∫ 0 

pdx = qAN 

G 

x 

, N N dx ≈ N x . (3.16a) 

G 

NG wird als Gummel-Zahl bezeichnet. Sie liegt für Si bei 10 12 .. 10 13 cm -2 und ist maßgeblich 

für die Stromverstärkung der Transistoren. 

Aus (3.15) ergibt sich damit der sog. Transferstrom In zu 

2 

2 

q ⋅ Dn 

⋅ A 

I n = −AJ 

n = − [ n( 

xB 

) ⋅ p( 

xB 

) − n( 

0) 

⋅ p( 

0) 

]. (3.17) 

Q 

B 

Das Minuszeichen wird gewählt, weil In den wesentlichen Anteil des Kollektorstroms darstellt 

und dieser positiv in negativer x-Richtung gezählt wird. 

BC 

2 

BC 

Mit ( xB 

) ⋅ p( 

xB 

) = n0 

( xB 

) ⋅ p0 

( xB 

) ⋅ ⎢exp( 

) −1⎥ 

= ni 

⋅ ⎢exp( 

) −1⎥ 

⎣ VT 

⎦ ⎣ VT 

⎦ 

B 

= ∫ 0 

⎡ V ⎤ ⎡ V ⎤ 

n (3.18) 

⎡ V ⎤ ⎡ V ⎤ 

n (3.19) 

BE 

2 

BE 

und ( 0) 

⋅ p( 

0) 

= n0 

( 0) 

⋅ p0 

( 0) 

⋅ ⎢exp( 

) −1⎥ 

= ni 

⋅ ⎢exp( 

) −1⎥ 

⎣ VT 

⎦ ⎣ VT 

⎦ 

ergibt sich der Transferstrom zu 

wobei 

⎡ V 

⎤ 

BE VBC 

I n = I S ⎢exp( 

) − exp( ) ⎥ , (3.20) 

⎣ VT 

VT 

⎦ 

I 

q 

⋅ D 

⋅ n 

⋅ A 

2 2 2 

S = n i 

QB 

gilt. (3.20a) 

Der Transferstrom kann in zwei Anteile I1 und I2 aufgespalten werden: 

I = I − I 

1 

2 

AB 

AB 

B 

(3.21) 

⎡ ⎛V 

⎞ ⎤ 

BE 

mit I ⎢ ⎜ 

⎟ 

1 = I S ⋅ exp −1⎥ 

(3.21a) 

⎣ ⎝ VT 

⎠ ⎦ 


ITEM


⎡ ⎛V 

⎤ 

BC ⎞ 

und I ⎢ ⎜ 

⎟ 

2 = I S ⋅ exp −1⎥ 

. (3.21b) 

⎣ ⎝ VT 

⎠ ⎦ 

Die Rekombination in den Bahngebieten von Emitter und Kollektor sowie in der Basis wird 

durch ideale Diodenströme dargestellt: 

⎡ ⎛V 

BE ⎞ ⎤ 

IB1f= I0E⋅⎢exp 

⎜ ⎟ − 1⎥ 

, (3.22a) 

⎣ ⎝ VT 

⎠ ⎦ 

⎡ ⎛V 

BC ⎞ ⎤ 

IB1r= I0C⋅⎢exp 

⎜ ⎟ − 1⎥ 

. (3.22b) 

⎣ ⎝ VT 

⎠ ⎦ 

Zusammenfassend resultiert das folgende Ersatzschaltbild des Ebers-Moll-Modells, das als 

Transportmodell bezeichnet wird, da der Transferstrom im Vordergrund steht. 

E 

I E 

V BE 

I 1 

I 2 

I B1f 

I B 

B 

I 1 

I 2 

I B1r 

Abbildung 3.6: Stationäres Transportmodell nach Ebers-Moll 

Für die Klemmenströme ergibt sich: 

I C 

V BC 

⎡ ⎛V 

⎞ ⎤ ⎡ ⎛V 

⎞ ⎤ 

I = −I 

+ I − I = − 

1 (3.23a) 

E 

1 

2 

B1 

f 

BE 

BC 

( I ) ⎢ ⎜ 

⎟ ⎥ + ⋅ ⎢ ⎜ 

⎟ 

S + I 0E 

⋅ exp −1 

I S exp − ⎥ 

⎣ ⎝ VT 

⎠ ⎦ ⎣ ⎝ VT 

⎠ ⎦ 

⎡ ⎛V 

⎞ ⎤ ⎡ ⎛V 

⎞ ⎤ 

I = I − I − I = − 

1 (3.23b) 

C 

1 

2 

B1r 

BC 

BE 

( I ) ⎢ ⎜ 

⎟ ⎥ + ⋅ ⎢ ⎜ 

⎟ 

S + I 0C 

⋅ exp −1 

I S exp − ⎥ 

⎣ ⎝ VT 

⎠ ⎦ ⎣ ⎝ VT 

⎠ ⎦ 

Die Gleichungen 3.23 können folgendermaßen geschrieben werden: 

I =− I + α ⋅I 

E F R 

I = α ⋅I − I 

C F F R 

R 

C 

(3.24) 

mit 

⎡ ⎛V 

BE ⎞ ⎤ 

IF = IES 

⋅⎢exp⎜ 

⎟ − 1 ⎥ , 

⎣ ⎝ VT 

⎠ ⎦ 

(3.24a) 

⎡ ⎛V 

BC ⎞ ⎤ 

IR = ICS 

⋅⎢exp⎜ 

⎟ − 1 ⎥ , 

⎣ ⎝ VT 

⎠ ⎦ 

(3.24b) 


ITEM


ICS = I S + I 0C 

I ES = I S + I 0E 

I = α I = α 

S 

F 

ES 

, 

, (3.24c) 

R 

I 

CS 

. (3.24d) 

Aus (3.24) folgt das Ersatzschaltbild in Abbildung 3.7, das als Injektionsmodell bezeichnet 

wird, da es die Ladungsträgerinjektion an den pn-Übergängen in den Vordergrund stellt. Wegen 

der Reziprozitätsbeziehung (3.24d) sind lediglich 3 der 4 Parameter des Modells unabhängig 

zu bestimmen. 

E 

I E 

V BE 

I F 

α R IR 

⋅ αF F 

IB Abbildung 3.7: Injektionsmodell nach Ebers-Moll 

B 

Ein weiteres Ersatzschaltbild, das besonders für die häufig verwendete Emittergrundschaltung 

geeignet ist, ergibt sich durch Umrechnung aus dem Injektionsmodell: 

mit 

I 

I 

β 

β 

C 

B 

F 

R 

= β ⋅ I − ( β 

= I 

f 

F 

f 

+ I 

α F = 

1− 

α 

α R = 

1− 

α 

r 

F 

R 

, 

R 

+ 1) 

⋅ I 

r 

, 

I R 

⋅ I 

V BC 

I C 

C 

(3.25) 

, (3.25b) 

, (3.25c) 

⎡ ⎛V 

⎞ ⎤ 

I = α 1 , (3.25d) 

f 

BE 

( 1− 

) ⎢ ⎜ 

⎟ 

F ⋅ I ES ⋅ exp − ⎥ 

⎣ ⎝ VT 

⎠ ⎦ 

⎡ ⎛V 

⎞ ⎤ 

I = α 1 . (3.25e) 

r 

BC 

( 1− 

) ⎢ ⎜ 

⎟ 

R ⋅ ICS 

⋅ exp − ⎥ 

⎣ ⎝ VT 

⎠ ⎦ 


ITEM


E 

I E 

V BE 

I f 

R I ⋅ β 

F I ⋅ β 

Abbildung 3.8: Injektionsmodell in Emitterschaltung 

Am Beispiel des Injektionsmodells (Abbildung 3.8) sollen die unterschiedlichen Betriebszustände 

des Transistors untersucht werden. Abbildung 3.9 zeigt jeweils die zugehörigen Minoritätsträgerverteilungen: 

r 

f 

I B 

B 

• Transistor gesperrt: VBE < 0, VBC < 0 ⇒ If≈0, Ir ≈ 0, bis auf geringe Sperrströme 

fließt kein Klemmenstrom. Abbildung 3.9a zeigt die abgesenkten Minoritätsträgerdichten 

an beiden pn-Übergängen. 

• Aktiver Vorwärtsbetrieb: VBE > 0, VBC < 0 ⇒ If >> Ir 

I 

I 

C 

B 

≈ 

α 

F 

⋅ I 

f 

= β 

= 

α 

F 

( 1−α 

F ) ⋅ I f 1−α 

F 

⎛V 

⎞ BE 

I ≈ ⋅ ⎜ 

⎟ 

C α F I ES exp . 

⎝ VT 

⎠ 

F 

Ir 

> 100 (typisch), 

Abbildung 3.9b zeigt die Injektion am Emitter-Übergang, das typische Diffusionsdreieck 

in der Basis und die Absenkung der Minoritätsträger am gesperrten Kollektorübergang. 

• Sättigung: VBE > VBC > 0 ⇒ VCE > 0, (typisch: VCE = 0 .. einige 100 mV) 

Beide pn-Übergänge leiten und injizieren Elektronen in die Basis. Abbildung 3.9c 

zeigt die Injektion an beiden pn-Übergängen. Wegen der hohen Minoritätsträgerdichte 

in der Basis fließt ein hoher Basisstrom (Rekombinationsstrom). Wird VCE 

erhöht, wird entsprechend VBC erniedrigt. Die Injektion am Kollektorübergang verringert 

sich und die Diffusion der Elektronen zum Kollektorübergang wird stark erhöht. 

Der Kollektorstrom steigt steil mit der Erhöhung von VCE an. Wird VCE verringert, 

wird die Steigung des Diffusionsdreiecks in der Basis geringer, bis sich das 

Vorzeichen der Steigung und damit die Richtung des Kollektorstroms umkehrt. Offensichtlich 

wird der Kollektorstrom nicht wie im aktiven Betrieb vom Basisstrom 

bestimmt und es gilt IC/IB < βF. 

Verglichen mit dem aktiven Betrieb ist der Transistor mit Basisstrom übersteuert. 

Die Kollektor-Emitterspannung, die sich in Sättigung für ein bestimmtes Verhältnis 

von Kollektor- zu Bassisstrom IC/IB = k < βF ergibt, wird als Sättigungsspannung 


ITEM 

V BC 

I C 

C


VCE,sat(k) bezeichnet. Abbildung 3.10 zeigt den Kollektorstrom in der Sättigung in 

Abhängigkeit von der Kollektor-Emitterspannung für einen konstanten Basisstrom. 

Die in der Basis gespeicherte Minoritätsträgerladung muß ausgeräumt werden, wenn 

der Transistor wieder in den aktiven Zustand gelangen soll. Die hierfür benötigte 

„Entladezeit“ begrenzt die Schaltgeschwindigkeit des Transistors. 

• Aktiver inverser Betrieb: VBE 0 ⇒ If


I C 

V CE,sat 

β FI B 

kI B, k


E 

R E 

I f 

β R ⋅ I 

β F ⋅ I 

r 

f 

B 

Ir 

CBE CBC 

CJE 

R B 

CJC 

Abbildung 3.11: Dynamisches Injektionsmodell in Emitterschaltung 

3.4 Gummel-Poon-Modell 

Das Gummel-Poon-Modell ist ein physikalisch realistisches Modell, das inhärent Effekte enthält, 

die im EM-Modell nicht enthalten sind. Das Ebers-Moll-Modell berücksichtigt lediglich 

Rekombination in der Basis und den Bahngebieten. Das Gummel-Poon-Modell wird zusätzlich 

um die Rekombination in den Raumladungsgebieten erweitert. Zur Beschreibung der zusätzlichen 

Basisströme IB2 wird heuristisch der Strom eines nichtidealen pn-Übergangs verwendet: 

I 

I 

B2 

f 

B2r 

= I 

= I 

Bf 

Br 

⎡ ⎛ ⎞ ⎤⎫ 

⎢exp⎜ 

VBE 

⋅ 

⎟ −1 

⎪ 

⎜ ⎟ 

⎥ 

⎢⎣ 

⎝ m f ⋅VT 

⎠ ⎥⎦ 

⎪ 

⎬ 1 ≤ m f , mr 

< 2 

⎡ ⎛ V ⎞ ⎤ ⎪ 

BC ⋅ ⎢exp 

⎜ 

⎟ −1⎥ 

⎪ 

⎣ ⎝ mr 

⋅VT 

⎠ ⎦ ⎭ 

R C 

C 

(3.29) 

Entsprechend wie beim EM-Modell wird der Transferstrom zwischen Emitter und Kollektor 

angesetzt: 

⎡ ⎛V 

BE ⎞ ⎛V 

BC ⎞⎤ 

In = IS 

⋅⎢exp⎜ 

⎟ − exp ⎜ ⎟⎥ 

(3.30) 

⎣ ⎝ VT 

⎠ ⎝ VT 

⎠⎦ 

mit I 

S 

q ⋅Dn ⋅ni ⋅A 

= 

Q 

2 2 2 

B 

. (3.30a) 

Während beim Ebers-Moll-Modell die Basisladung QB als konstant betrachtet wird, ist diese 

beim Gummel-Poon-Modell variabel. Wegen der erforderlichen Quasineutralität der Bahngebiete 

müssen injizierte Minoritätsträger durch Majoritätsträger neutralisiert werden. Eine Injektion 

von Minoritätsträgern in die Basis erhöht demnach auch die Majoritätsträgerladung 

und damit die Basisladung. Die Sperrschichtladungen beeinflussen ebenfalls die Basisladung. 

Es wird von folgendem Ansatz für die Basisladung ausgegangen: 


ITEM


Q 

B 

x 

B 

= q ⋅ A⋅ 

∫ N ABdx 

+ QBE 

+ QBC 

+ QJE 

+ QJC 

. (3.31) 

�� 

�� 

0 � �� 

� Diffusionslad. 

Sperrschichtlad. 

Akzeptoren 

Die Diffusionsladungen ergeben sich aus (3.27). Statt der Beziehungen für die Sperrschichtladungen 

in (3.26) wird ein vereinfachter Ansatz 

QJE C JE ⋅ 

= V , 

QJC C JC ⋅ 

BE 

= V 

(3.32) 

BC 

gewählt. Die Sperrschichtkapazitäten werden dabei geeignet über den interessierenden Spannungsbereich 

gemittelt. Die Basisladung ist spannungsabhängig und mit 

Q 

( V 

= 0, 

V 

B0 

= QB 

BE BC 

kann (3.30a) geschrieben werden als: 

I 

= 

0) 

(3.33) 

2 

2 

q ⋅ Dn 

⋅ni 

⋅ A QB0 

S = = I S 0 ⋅ . (3.34) 

QB 

QB 

Damit folgt für die Basisladung: 

Q 

⎛ ⎞ 

⎛ ⎞ 

B0 

VBE 

QB0 

VBC 

Q = + ⋅ + ⋅ ⋅ ⋅ ⎜ 

⎟ + JC ⋅ + ⋅ ⋅ ⋅ ⎜ 

⎟ 

B QB0 

C JE VBE 

τ F I S 0 exp C VBC 

τ R I S 0 exp . (3.35) 

QB 

⎝ VT 

⎠ 

QB 

⎝ VT 

⎠ 

Mit q 

B 

Q 

= 

Q 

B 

B0 

folgt: 

C JE 1 τ F ⋅ I S 0 ⎛VBE 

⎞ C JC 1 τ F ⋅ I S 0 ⎛V 

qB = 1+ 

⋅VBE 

+ ⋅ ⋅exp 

⎜ 

⎟ + ⋅VBC 

+ ⋅ ⋅exp 

⎜ 

QB0 

QB0 

qB 

⎝ VT 

⎠ QB0 

QB0 

qB 

⎝ V 

Mit der Einführung der Early-Spannungen 

V 

B0 

ear 

C JE 

BC 

T 

⎞ 

⎟ . (3.36) 

⎠ 

Q 

QB0 = und V = 

(3.37) 

eaf 

C JC 

ergibt sich für die relative Basisladung: 

VBE 

VBC 

1 τ F ⋅ I S 0 ⎛VBE 

⎞ 1 τ R ⋅ I S 0 ⎛V 

qB = 1+ 

+ + ⋅ ⋅exp 

⎜ 

⎟ + ⋅ ⋅exp 

⎜ 

Vear 

Veaf 

QB0 

qB 

⎝ VT 

⎠ QB0 

qB 

⎝ V 

BC 

T 

⎞ 

⎟ . (3.38) 

⎠ 

Die Modellparameter Veaf, Vear, QB0, τF, τR und IS0 werden üblicherweise meßtechnisch bestimmt. 

Die Lösung der quadratischen Gleichung für qB ergibt: 

mit 

q 

B 

2 

q1 q1 

= + + q 

2 4 

V V 

q + 

2 

(3.39) 

BE BC 

1 = 1+ 

, (3.39a) 

Vear 

Veaf 


ITEM


q 

I 

2 

I ⎡ S 0 ⎛ VBE 

⎞⎤ 

I ⎡ S 0 ⎛V 

BC ⎞⎤ 

= ⋅⎢exp⎜ 

⎟⎥ 

+ ⋅⎢exp 

⎜ ⎟⎥ 

, (3.39b) 

IKF 

⎣ ⎝ VT 

⎠⎦ 

IKR 

⎣ ⎝ VT 

⎠⎦ 

Q 

B0 

KF = , 

τ F 

I 

Q 

B0 

KR = : Knieströme (3.39c) 

τ R 

Zusammenfassung der Gleichungen des Gummel-Poon-Modells: 

Transfer-Strom : 

I ⎡ S ⎛V 

BE ⎞ ⎛V 

BC ⎞⎤ 

0 

In= I1 − I2 

= ⋅⎢exp⎜ 

⎟ − exp ⎜ ⎟⎥ 

, 

qB 

⎣ ⎝ VT 

⎠ ⎝ VT 

⎠⎦ 

(3.40) 

Basisstrom: I = I + I , (3.41) 

B B1 B2 

Rekombination in den Bahngebieten und in der Basis: 

I 

B1 

⎛ ⎡ VBE 

V ⎞ 

BC 

I I 

I ⎜ 

⎛ ⎞⎤ 

⎡ ⎛ ⎞⎤ 

1 2 

= 0E 

⋅ exp exp ⎟ = I B1 

f + I B1r 

= − 

⎜ ⎢ ⎜ ⎢ ⎥ 

V ⎟ 

⎟⎥ 

+ ⎜ 

T V ⎟ 

, (3.41a) 

⎟ 

⎝ ⎣ ⎝ ⎠⎦ 

⎣ ⎝ T ⎠⎦ 

⎠ 

β F β R 

Rekombination in den Raumladungsgebieten: 

relative Basisladung: q 

mit 

Knieströme: 

= 

⎡ 

⋅ 

⎛ 

⎜ 

V ⎞⎤ 

⎟ 

⎡ ⎛ 

⎜ 

V ⎞⎤ 

⎟ 

, (3.41b) 

⎢⎣ 

⎝ ⎠⎥⎦ 

⎣ ⎝ ⎠⎦ 

BE 

BC 

I B2 

I Bf ⎢exp 

+ I Br ⋅ exp = I B2 

f + I 

⎜ 

⎥ ⎢ 

⎥ 

B2r 

m f ⋅V 

⎟ 

⎜ 

T 

mr 

⋅V 

⎟ 

T 

B 

V V 

q + 

2 

q1 q1 

= + + q 

2 4 

2 

(3.42) 

BE BC 

1 = 1+ 

, (3.42a) 

Vear 

Veaf 

q 

I 

2 

I ⎡ S 0 ⎛ VBE 

⎞⎤ 

I ⎡ S 0 ⎛V 

BC ⎞⎤ 

= ⋅⎢exp⎜ 

⎟⎥ 

+ ⋅⎢exp 

⎜ ⎟⎥ 

, (3.42b) 

IKF 

⎣ ⎝ VT 

⎠⎦ 

IKR 

⎣ ⎝ VT 

⎠⎦ 

Q 

B0 

KF = , 

τ F 

I 

Q 0 

ear 

C 

Q 

B0 

KR = , (3.43) 

τ F 

Q 0 

B 

B 

Early-Spannungen: V = , V eaf = , (3.44) 

JE C JC 

Diffusionsladungen: 

QBE = τ F ⋅I1, 

= ⋅I 

, (3.45) 

QBC τ R 2 

Sperrschichtladungen (durch Integration Q = CdV aus 3.26): 

Q 

JE 

1 

= 

1− 

p 

E 

⋅ C 

jE0 

⋅V 

DE 

∫ 

⎡ ⎛ V 

⋅ ⎢1 

− ⎜ 

⎜1− 

⎢⎣ 

⎝ V 

BE 

DE 

1 

⎞ 

⎟ 

⎠ 

p 

− E 

⎤ 

⎥ , 

⎥⎦ 

(3.46a) 


ITEM


Q 

JC 

1 

= 

1− 

p 

C 

⋅ C 

jC0 

⋅V 

DC 

⎡ ⎛ V 

⋅ ⎢1 

− 

⎜ 

⎜1− 

⎢⎣ 

⎝ V 

BC 

DC 

1 

⎞ 

⎟ 

⎠ 

p 

− C 

⎤ 

⎥ . 

⎥⎦ 

(3.46b) 

Das resultierende dynamische Gummel-Poon-Modell ist in Abbildung 3.12 als Ersatzschaltbild 

dargestellt. Neben den konstanten Bahnwiderständen für Emitter und Kollektor ist ein 

arbeitspunktabhängiger Basisbahnwiderstand eingefügt, der den Einfluß der Basisladung auf 

die Leitfähigkeit der Basis berücksichtigt: 

E 

R 

B0 

B = . (3.47) 

QJC 

+ QJE 

+ QBC 

+ QBE 

1+ 

R E 

R 

Q 

B0 

I 2 

I1 

CBE CBC 

CJE 

B 

R B 

I1 

I 2 

I I B1 

f 

B1r 

I B2 

f 

Abbildung 3.12: Dynamisches Gummel-Poon-Modell 

Im folgenden werden für den aktiven Vorwärtsbetrieb (VBE > 0, VBC < 0) Kollektor- und Basisstrom 

untersucht. Für diesen Betriebsfall gilt: 

I 

1 

I B 2 r 

CJC 

I ⎡ S 0 ⎛V 

BE ⎞⎤ 

= ⋅⎢exp 

⎜ ⎟⎥ 

>> I2 

, IB1f >> IB1r IB2f >> IB2r 

qB 

⎣ ⎝ VT 

⎠⎦ 

Im Fall niedriger Injektion gilt (z.B. VBE < 0.7V): 

q1 

4 

2 

⎡ ⎛V 

BE ⎞ ⎤ 

>> q2 ⇒ qB ≈ q1 ≈ 1 ⇒ I1 ≈ IS0 

⋅ ⎢exp 

⎜ ⎟ ⎥ . 

⎣ ⎝ VT 

⎠ ⎦ 

Dazu überwiegt die Rekombination in den RLZ: IB2F >> IB1F. 

Im Fall hoher Injektion (z.B. VBE > 0.7V)gilt: 

⎡ ⎛ VBE 

⋅ ⎢exp 

⎜ 

⎣ ⎝ 2⋅V 

⎞⎤ 

⎟ 

⎟⎥ 

⎠⎦ 

2 

1 I S0 


⇒ I 

1 

≈ 

I 

S 0 

⋅ 

I 

KF 

⎡ ⎛ VBE 

⋅ ⎢exp 

⎜ 

⎣ ⎝ 2⋅V 

T 

⎞⎤ 

⎟ 

⎟⎥ 

. 

⎠⎦ 

Die Rekombination in der Basis und in den Bahngebieten überwiegt die Rekombination in 

den RLZ: IB1F >> IB2F. 

Abbildung 3.13 stellt Kollektor- und Basisstrom in logarithmischer Darstellung als sog. 

Gummel-Plot dar. Oberhalb des Kniestroms ist die Steigung des Kollektorstroms wegen mF ≈ 

2 etwa halbiert. Bei niedriger Injektion dominiert im Basisstrom die Rekombination in der 

RLZ mit einer geringeren Steigung des Stromes verglichen mit der Rekombination in der Basis 

bei hoher Injektion. 

log I B, I C 

Abbildung 3.13: Gummel-Plot 

I KF 

⎡ ⎛V 

I ≈ ⋅⎢ 

⎜ 

1 IS 

0 exp 

⎣ ⎝ V 

BE 

T 

I B2f 

⎞⎤ 

⎟ 

⎟⎥ 

⎠⎦ 

Rek. in RLZ 

I C 

⎡ ⎛ V ⎞⎤ 

BE 

I1 ≈ IS0 ⋅ IKF 

⋅⎢exp⎜ 

⎟⎥ 

⎣ ⎝ 2⋅V 

T ⎠⎦ 

I B 

I B1f 

Rek. in Basis und 

Bahngebieten 

In Abbildung 3.14 ist der daraus abgeleitete Verlauf der Kleinsignal-Stromverstärkung 

dI 

C β f = für VCB=const 

dI B 

dargestellt. Für niedrigen Kollektorstrom steigt die Stromverstärkung an, erreicht ein Maximum 

und fällt bei hohem Kollektorstrom wieder ab. Dies ist das typische Verhalten der 

Stromverstärkung bipolarer Transistoren, das vom GP-Modell wegen seiner physikalischen 

Begründung beschrieben wird. 

dI 

dI 

C 

B 

niedrige 

Injektion 

hohe 

Injektion 

Abbildung 3.14: Stromverstärkung des Gummel-Poon-Modells 

V BE 

log I C 


ITEM


3.5 Nichtideale Effekte 

3.5.1 Early-Effekt (Basisweitenmodulation) 

Im aktiven Vorwärtsbetrieb wird die Basisladung durch die Sperrschichtladung des gesperrten 

Kollektorübergangs mit steigender Sperrspannung reduziert. Dieser Effekt ist im Gummel- 

Poon-Modell implizit enthalten. Unter Annahme niedriger Injektion (q2 ≈ 0) ergibt sich für die 

bezogene Basisladung nach (3.42) bei hinreichend hohen Kollektor-Emitterspannung: 

V V 

qB ≈ 1− 

V V 

BC 

CE 

1 − ≈ . (3.48) 

eaf 

eaf 

Für den Transferstrom und damit für den Kollektorstrom gilt damit näherungsweise 

I S 0 VBE 

I S 0 VBE 

VBE 

VCE 

I C ≈ I n ≈ ⋅ exp( ) ≈ ⋅ exp( ) ≈ I S 0 ⋅ exp( ) ⋅ ( 1+ 

) . (3.49) 

q 

V 

B VT 

CE V 

1 

T 

VT 

V 

− 

eaf 

V 

eaf 

Abbildung 3.15 zeigt den Einfluß des Raumladungsgebiets des Kollektorübergangs auf die 

Basisladung. Der mit der Kollektor-Emitterspannung steigende Gradient der Minoritätsträgerdichte 

führt zu einem Anstieg des Kollektorstroms mit VCE und damit zu einem endlichen 

Ausgangsleitwert: 

g 

CE 

(3.49a) 

dI 

= 

dV 

C 

CE 

= I 

V 

V 

1+ 

V 

CE 

BE 

eaf 

C 

S 0 ⋅ exp( ) ⋅ 

= , für V CE


n B 

V CE 

x B 

x 

-V eaf 

Abbildung 3.15: Early-Effekt, endlicher Ausgangsleitwert 

Mit n ≈ p folgt damit 

n 

p 

( 0) 

I C 

V CE 

VBE 

≈ ni 

⋅ exp( ) , (3.51) 

2 ⋅V 

T 

d.h. die Minoritätsträgerdichte nimmt in Hochinjektion weniger stark als bei niedriger Injektion 

zu. Dieser Hochinjektionseffekt ist im Gummel-Poon-Modell enthalten (vgl. Abbildung 

3.13) und führt zu einem deutlichen Abfall der Stromverstärkung bei hohen Kollektorströmen 

(vgl. Abbildung 3.14). 

Abbildung 3.16 zeigt das typische Dotierungsprofil eines integrierten Transistors. Die niedrige 

Dotierung des Kollektors dient einer hohen Abbruchsspannung und einer niedrigen Sperrschichtkapazität 

des Kollektorübergangs. Bei hohem Kollektorstrom kann ein beträchtlicher 

Teil der Kollektor-Basisspannung am niedrig dotierten und damit hochohmigen Kollektor abfallen, 

so daß am metallurgischen CB-Übergang die Potentialschwelle abgebaut wird. Die 

quasi-neutrale Basis erweitert sich in das Kollektorgebiet hinein, mit der entsprechenden Erhöhung 

der Basisladung. Der Effekt wird als Basis-Erweiterung (Base-Push-Out) oder als 

Quasi-Sättigung bezeichnet und führt zu einer weiteren Reduzierung der Stromverstärkung 

bei hohen Kollektorströmen. Der Effekt ist zusätzlich in der Regel vom Kirk-Effekt überlagert, 

auf den nicht näher eingegangen werden soll. 

3.5.3 Emitter-Crowding 

Der Basisstrom fließt vom Basiskontakt lateral unter den Emitter zur aktiven Basis (vgl. 

Abbildung 3.17). Durch den ohmschen Spannungsabfall in der Basis, wird die Flußspannung 

am BE-Übergang zum Zentrum des Emitters hin verringert. Daraus resultiert, daß die Injektion 

zu den Emitterkanten verdrängt wird. Die verfügbare Emitterfläche wird ineffizient genutzt 

und es kann zu lokalen thermischen Überlastungen (Hot Spots) kommen. Abhilfe kann 

eine beidseitige Basiskontaktierung bringen. Bei Transistoren für hohe Ströme werden Basis 

und Emitter kammartig miteinander verschränkt (s. Abbildung 3.18). 


ITEM


N D, N A 

Emitter 

Basis 

Kollektor 

Burried Layer 

Abbildung 3.16: Dotierungsprofil eines integrierten npn-Transistors 

Abbildung 3.17: Emitter-Crowding 

E 

B 

B E 

Abbildung 3.18: Kammartige Emitterstruktur zur Reduzierung des Emitter-Crowdings 

3.5.4 Kollektor-Basis-Abbruch 

Mit steigender Spannung am CB-Übergang weitet sich die Raumladungsschicht auch in die 

Basis aus. Bei modernen integrierten Transistoren mit extrem kurzer Basis kann dies dazu 

führen, daß die RLZ des CB-Übergangs die RLZ des BE-Übergangs erreicht. Bei weiterem 

Anstieg der CB-Sperrspannung wird die Potentialschwelle des BE-Übergangs abgebaut. Es 

kommt zu einer starken Erhöhung der Injektion und damit zu einem steilen Anstieg des Kol- 


ITEM 

J B 

x


lektorstroms. Dieser sog. Punch-Through-Effekt führt nicht zu bleibenden Schäden, wenn es 

nicht zu einer thermischen Überlastung kommt. 

Hohe Feldstärken in der RLZ des CB-Übergangs ergeben hohe Trägergeschwindigkeiten und 

führen zu Ladungsträgermultiplikation durch Stoßionisation. Bei hinreichend hoher Sperrspannung 

und hinreichendem Strom kann es zu einem lawinenartigen Stromanstieg (Avalanche-Abbruch) 

am CB-Übergang kommen. Abbildung 3.19 zeigt die Restströme (Sperrströme) 

für offenen Emitter (ICB0) und offene Basis (ICE0). ICB0 ist der Sperrstrom des CB-Übergangs. 

Im Fall der offenen Basis (rechtes Bild) steuern die hierdurch in die Basis gelangenden Löcher 

die Basis an. Die Basis wird gegenüber dem Emitter positiv. Ein Strom ICE0 wird als 

Elektronenstrom vom Emitter in die Basis injiziert, der mit der Stromverstärkung α multipliziert 

am Kollektorübergang erscheint. Damit gilt: 

I = I + α⋅I 

CE0 

CB0 

CE0 

I 

1−α 

CB0 

ICE0 = ≈ β ⋅ 

I 

CB0 

, (3.52) 

. (3.53) 

Der Reststrom ICE0 ist damit um den Faktor β größer als ICB0 (vgl. Abbildung 3.20). 

E 

B 

I CB0 

Abbildung 3.19: Restströme 

V CB 

I CB0 

C 

E 

I CE0 

B 

V CE 

ICB0 αICE0 Durch Trägermultiplikation steigt der Reststrom ICB0 bei der Abbruchspannung BVCB0 sehr 

steil an. Wegen des höheren Reststroms ICE0 bei offener Basis steigt dieser bei der deutlich 

geringeren Abbruchspannung BVCE0 (vgl. Abbildung 3.20) stark an. Dabei gilt: 

BV ≈ β ⋅ BV mit n ≈ 3.. 

5 . (3.54) 

n 

CB0 

CE0 

Der Avalanche-Abbruch verursacht keine bleibenden Schäden, wenn es nicht zu einer thermischen 

Überlastung kommt. 


ITEM 

I CE0 

C


I CE0 

I CB0 

I C 

offene Basis 

BV CE0 

Abbildung 3.20: Restströme und Abbruchspannungen 

offener Emitter 

BV CB0 

3.6 Kleinsignalmodell des bipolaren Transistors 

Die Kleinsignalanalyse elektronischer Schaltungen setzt voraus, daß sich jede elektrische 

Größe aus einem Gleichanteil (I‘, U‘) und einem Wechselanteil (i, u) zusammensetzt: 

Dabei gilt: 

I ( t) 

= I'+ 

i , U ( t ) = U '+ 

u . (3.55) 

i


mit 

v BE 

B 

i = g ⋅v 

+ g ⋅v 

C 

g 

g 

g 

g 

BE 

CE 

m 

mr 

m 

BE 

CE 

CE 

, (3.59b) 

∂I 

B = ( )', 

Eingangsleitwert (3.59c) 

∂V 

BE 

∂IC 

= ( )', 

Ausgangsleitwert (3.59d) 

∂V 

CE 

∂IC 

= ( )' , Übertragungsleitwert (3.59e) 

∂V 

BE 

∂I 

B = ( )'. 

inverser Übertragungsleitwert (3.59f) 

∂V 

i B 

g BE 

CE 

g mrv CE 

g mv BE 

Abbildung 3.21: Kleinsignalmodell für niedrige Frequenzen 

g CE 

i C C 

Die Zweitorgleichungen (3.59) können durch das Kleinsignalmodell in Abbildung 3.21 repräsentiert 

werden, das allerdings in dieser Form nur für niedrige Frequenzen gilt. Im aktiven 

Vorwärtsbetrieb (V BE > 0 , VCE > 0 ) kann der inverse Übertragungsleitwert g mr in der Regel 

vernachlässigt werden. 

Soll das Kleinsignalmodell für höhere Frequenzen gültig sein, werden Sperrschicht- und Diffusionskapazitäten 

der pn-Übergänge hinzugefügt. In Abbildung 3.22 sind zusätzlich die 

Bahnwiderstände berücksichtigt. In der Regel gilt rE 

≈ 0 . Im Vorwärtsbetrieb gilt: 

C C + C , . C C ≈ 

BE = DE JE BC JC 


ITEM 

v CE


B 

i B 

r B 

v BE 

B' 

v' BE v'CE 

g BE 

C BE 

C BC 

E 

g mv' BE 

Abbildung 3.22: Vollständiges Kleinsignalmodell im aktiven Vorwärtsbetrieb 

E' 

r E 

g CE 

C' 

r C 

v CE 

i C C 

Im folgenden sollen beispielhaft die Kleinsignalparameter im aktiven Vorwärtsbetrieb gemäß 

Ebers-Moll-Modell bestimmt werden. Zusätzlich soll der Early-Effekt berücksichtigt werden. 

Wegen ≈ 0 und V > 0, 

5V 

>> v gilt mit (3.25): 

I R 

BE 

T 

I' C ≈βF ⋅ I' 

B , 

⎟ ⎛V 

' ⎞ BE 

I' 

≈ − ⋅ ≈ − ⋅ ⋅ ⎜ 

B ( 1 α F ) I F ( 1 α F ) I ES exp , (3.60) 

⎝ vT 

⎠ 

g 

g 

BE 

m 

∂I' 

= 

∂V 

' 

∂I' 

= 

∂V 

' 

C 

B 

BE 

BE 

( 1−α 

F ) ⋅ I 

≈ 

v 

≈ 

T 

∂I' 

Mit (3.49) gilt für den Ausgangsleitwert mit 

g 

CE 

dI' 

= 

dV ' 

C 

CE 

ES 

⎛V 

' 

⋅exp 

⎜ 

⎝ v 

β 

⋅ I' 

BE 

T 

⎞ I' 

⎟ ≈ 

⎠ v 

I' 

T 

B 

, (3.61) 

B F B C 

β F ⋅ ≈ ≈ . (3.62) 

∂V 

'BE 

vT 

vT 

I'C 

≈ 

V ' + V 

CE 

eaf 

≈ g 

g 

m 

I' 

C 

m ≈ : 

vT 

V ' 

CE 

vT 

+ V 

eaf 

. (3.63) 

Für ' = 5mA, 

β = 150 , = 200V 

folgen typische Werte für die Kleinsignalparameter 

I C 

(3.61) bis (3.63) zu 

g 

g 

g 

m 

BE 

CE 

F 

V eaf 

I' 

C ≈ ≈187mS 

, 

v 

T 

g 

≈ 

β 

m 

F 

≈1, 

2mS 

, 

vT 

≈ gm 

≈ 24µ 

S . 

V ' + V 

CE 

eaf 


ITEM


3.6.1 Erstellen von Kleinsignal-Ersatzschaltbildern elektronischer Schaltungen 

Werden in den Schaltbildern elektronischer Schaltungen die Schaltsymbole der Bauelemente 

durch das im Arbeitspunkt gültige Kleinsignalmodell des jeweiligen Bauelements ersetzt, entsteht 

ein Kleinsignal-Ersatzschaltbild (KSE) der Schaltung. Im folgenden werden für einige 

Zweipole beispielhaft die Kleinsignalmodelle hergeleitet. 

Das Kleinsignalmodell der idealen Diode in Flußrichtung ergab sich in Kap. 2.7 als Leitwert 

g mit 

0 

I' 

D 

iD = g 0 ⋅v 

D ≈ ⋅ 

vT 

v 

D 

. 

Für lineare Zweipole ergeben sich die entsprechenden Beschreibungen wie für den Großsignalfall. 

Für das Beispiel der linearen Kapazität C gilt: 

i 

C 

dV 

= C ⋅ 

dt 

Für die ideale Gleichspannungsquelle gilt 

V Q Q 

vQ 

C 

' + v = V 

= 0. 

0 

d( 

V 'C 

+ vC 

) dvC 

= C ⋅ 

= C ⋅ . 

dt dt 

und damit 

Das Kleinsignalmodell der idealen Gleichspannungquelle ist damit ein Kurzschluß. Entsprechend 

ergibt sich als Kleinsignalmodell einer idealen Gleichstromquelle ein leerlaufender 

Zweig. 

In Abbildung 3.24 ist das Kleinsignal-Ersatzschaltbild des Verstärkers in Abbildung 3.23 dargestellt. 

v i 

C B 

R B1 

R B2 

RC CC Abbildung 3.23: Schaltbild eines gegengekoppelten Verstärkers in Emitterschaltung 

R E 


ITEM 

v o 

R L 

V b


v i 

C B 

v BE 

B 

C BE 

C BC 

g mv BE 

RB1 RB2 gBE gCE RC RL Abbildung 3.24: Kleinsignal-Ersatzschaltbild des Verstärkers 

3.6.2 Frequenzverhalten der Stromverstärkung des bipolaren Transistors 

Das Frequenzverhalten des bipolaren Transistors wird im allgemeinen durch das Verhalten 

der Kurzschluß-Stromverstärkung im aktuellen Arbeitspunkt charakterisiert. Abbildung 3.25 

iC 

zeigt links eine Meßschaltung zur Bestimmung der Kurzschluß-Stromverstärkung β = im 

iB 

aktiven Betriebszustand. Rechts ist das zugehörige Kleinsignal-Ersatzschaltbild der Schaltung 

dargestellt, wobei die Bahnwiderstände des Transistors unberücksichtigt bleiben. Der Ausgangsleitwert 

entfällt wegen des Kurzschlusses am Ausgang. Gemäß Ersatzschaltbild ergibt 

sich für Kollektor- und Basisstrom 

I' B+i B 

i B = v BE ⋅[ 

g BE + jω( 

C BE + C BC )] , (3.64) 

iC = v BE ⋅[ 

g m − jωC 

BC ] (3.65) 

i C 

V' CE 

i B 

E 

v BE 

Abbildung 3.25: Bestimmung der Kurzschluß-Stromverstärkung 

und damit für die Stromverstärkung 

R E 

g BE 

C 

C BE 

C BC 

C C 

i C 

g mv BE 

iC 

( jω) 

g m − jωC 

BC 

g m 

β ( jω) 

= = 

≈ 

(3.66) 

i ( jω) 

g + jω( 

C + C ) g + jω( 

C + C ) 

B 

BE 

BE 


ITEM 

BC 

BE 

BE 

BC 

v o


unter Vernachlässigung des kapazitiven Terms im Zähler gegenüber dem Übertragungsleitwert. 

Setzt man die Gültigkeit der Ebers-Moll-Beziehungen voraus, dann gilt mit (3.61) und 

(3.62) 

und es folgt 

g ≈β ⋅ g 

m 

F 

BE 

β 

(3.67) 

β F 

β F 

β ( jω) 

≈ 

= . (3.68) 

β F 

ω 

1+ 

jω 

( CBE 

+ CBC 

) 1+ 

j 

g 

ω 

m 

Die Stromverstärkung zeigt ein typisches Tiefpaßverhalten mit der 3dB-Grenzfrequenz 

ω β 

gm 

f β = = 

(3.69) 

2π 2π 

⋅ β F ⋅ ( CBE 

+ CBC 

) 

Statt der 3dB-Grenzfrequenz wird in der Regel die Transitfrequenz fT zur Charakterisierung 

der Frequenzabhängigkeit verwendet. Die Transitfrequenz ist die Frequenz, bei der die 

Stromverstärkung dem Betrag nach 1 wird. Sie ergibt sich damit aus (3.68) zu 

gm 

fT ≈ 

= β F ⋅ f 

2π 

⋅ ( C + C ) 

BE 

BC 

β 

. (3.70) 

Abbildung 3.26 zeigt die Frequenzabhängigkeit der Kleinsignal-Stromverstärkung. 

Die Transitfrequenz f T ist vom Arbeitspunkt abhängig. Da vom aktiven Betrieb in Vorwärtsrichtung 

ausgegangen wird, setzt sich die Basis-Emitterkapazität aus Diffusions- und Sperrschichtkapazität 

zusammen, während die Basis-Kollektorkapazität lediglich aus der Sperrschichtkapazität 

besteht: 

C + C = C + C + C 

BE 

BC 

DBE 

JBE 

JBC 

. (3.71) 

Wie im Fall der Diode (2.28) ist die Diffusionsladung (Überschuß-Minoritätsträgerladung) 

proportional zum Kollektorstrom 

100 

|β(jω)| 

10 

1 

∆Q= τ ⋅ I 

DBE 

F 

C 

f β 

. (3.72) 

3dB 

Abbildung 3.26: Frequenzabhängigkeit der Kleinsignal-Stromverstärkung 

β F 


ITEM 

f T 

f


τ F wird als Transitzeit im Vorwärtsbetrieb bezeichnet, und gibt die Zeit an, die die Signalausbreitung 

von der Erregung am Basis-Emitterübergang bis zum Kollektorrand der Basis benötigt. 

Aus (3.72) ergibt sich die Diffusionskapazität zu 

d∆Q 

dI 

= τ τ g 

(3.73) 

DBE 

C 

C DBE = F ⋅ = F ⋅ 

dVBE 

dVBE 

und (3.70) ergibt mit der Ebers-Moll-Näherung 

f 

T 

F 

T 

IC 

JBE 

m 

I 

g m ≈ 

v 

1 1 

≈ ⋅ 

. (3.74) 

2π 

v 

τ + ⋅ (C + C JBC) 

Mit steigendem Kollektorstrom steigt die Transitfrequenz zunächst steil an und erreicht mit 

1 

f T , max = (3.75) 

2π⋅τF 

ihren Maximalwert, wie dies in Abbildung 3.27 dargestellt ist. Der in dieser Abbildung gezeigte 

Abfall der Transitfrequenz bei hohen Kollektorströmen liegt an der Zunahme der Transitzeit 

τ bei hoher Injektion z.B. auf Grund der Basiserweiterung. 

F 

Transistoren für Hochfrequenzanwendungen sollten möglichst kleinflächig zur Minimierung 

der Kapazitäten sein. Eine kurze Basis minimiert die Transitzeit. Sie sollten in einem Arbeitspunkt 

betrieben werden, der gemäß Abbildung 3.27 eine maximale Transitfrequenz gewährleistet. 

f T 

C 

T 

f T,max 

Abbildung 3.27: Arbeitspunktabhängigkeit der Transitfrequenz 

3.7 Großsignal-Schaltverhalten des bipolaren Transistors 

Das Schaltverhalten wird durch die Speicherung von Überschußladungen insbesondere im 

Zustand der Sättigung bestimmt. Abbildung 3.28 zeigt die beispielhaft untersuchte Schaltung. 


ITEM 

I C


V B 

i C 

I Csat 

0,9 

0,1 

i B 

R B 

R C 

i C 

V C 

t A 

V B 

t d t r ts t f 

Abbildung 3.28: Untersuchung des Schaltverhaltens 

Für t < 0 ist der Transistor gesperrt. Für 0 < t < tA wird VB hinreichend positiv, so daß der 

Transistor in die Sättigung gerät. Nach dem Schaltaugenblick wird zunächst die Weite der 

RLZ am BE-Übergang reduziert, d.h. die Sperrschichtkapazität wird umgeladen. Der Emitter 

beginnt dann zu injizieren, und der Kollektorstrom beginnt wegen des Gradients der Elektronendichte 

in der Basis zu fließen. Die Zeitdifferenz bis zum Erreichen von 10% des endgültigen 

Stromes wird als Verzögerungszeit (t d , „delay-time“) bezeichnet. Der Basisstrom baut 

die Basisladung auf. Der ansteigende Gradient der Elektronendichte in der Basis führt zu einem 

weiteren Anstieg des Kollektorstroms. Die Zeitdauer bis zum Erreichen von 90% des 

endgültigen Kollektorstroms wird als Anstiegszeit ( tr 

, rise-time) bezeichnet. Der Kollektorstrom 

verursacht am Widerstand R einen Spannungsabfall, der die Kollektor- 

C 

Emitterspannung reduziert. Wird V BC > 0 beginnt die Injektion von Elektronen aus dem Kollektor 

in die Basis. Der Transistor gerät in Sättigung. Der Anstieg des Kollektorstroms wird 

reduziert und der Kollektorstrom erreicht den Maximalwert I Csat . Der positive Basisstrom 

liefert Löcher, die für die Rekombination der Überschußladungen erforderlich sind und hält 

damit die Überschußladungen aufrecht. 


ITEM 

t A 

t 

t


Minoritätsträgerdichten 

Emitter Basis Kollektor 

Q nB 

Q nBS 

Abbildung 3.29: Minoritätsträgerdichten in der Sättigung 

Q pCS 

Abbildung 3.29 zeigt die Minoritätsträgerdichten in den drei Transistorgebieten. Q ist die 

Elektronendichte in der Basis im aktiven Betrieb. Q stellt die zusätzliche Elektronendichte 

in der Sättigung dar. Q ist die zusätzliche Löcherdichte in der Sättigung im Kollektor. Ent- 

pCS 

sprechendes gilt für die Löcherdichte im Emitter, wobei diese wegen der hohen Emitterdotierung 

eine geringe Rolle spielt. 

Zum Zeitpunkt t = t A wird V B negativ. Der Basisstrom kehrt sein Vorzeichen um, indem überschüssige 

Löcher aus der Basis ausgeräumt werden. Wegen der Quasineutralität reduziert 

dies die Elektronendichte, ohne daß sich der Gradient der Elektronendichte und damit der 

Kollektorstrom wesentlich ändert, da zunächst die Ladung Q nBS abgebaut wird. Beide pn- 

Übergänge verbleiben zunächst in Flußrichtung und injizieren weiter Elektronen in die Basis. 

Nach Abbau der Ladung Q nBS gelangt der CB-Übergang in Sperrichtung. Wird jetzt die Elektronendichte 

in der Basis weiter abgebaut, verringern sich der Dichtegradient und damit der 

Kollektorstrom deutlich. Der Zeitraum t S in dem der Kollektorstrom auf 90% seines Maximalwertes 

reduziert wird, wird als Speicherzeit bezeichnet. Es ist dies die Zeit, die zum Ausräumen 

der in der Sättigung zusätzlich gespeicherten Ladungsträger erforderlich ist. Im folgenden 

sinkt der Kollektorstrom in der sog. Abfallzeit (t , fall-time) auf 10% seines Maxi- 

malwertes. Nach Ausräumen der Überschußladungen und Aufladen der Sperrschichtkapazität 

am Emitter ist der Transistor gesperrt. 

Offensichtlich ist die Speicherzeit und damit die Sättigung des Transistors für die Dauer des 

Schaltvorgangs verantwortlich. Wird die Sättigung vermieden, entfällt die Speicherzeit. 

Abbildung 3.30 zeigt, wie mit Hilfe einer Schottky-Diode die Sättigung eines Transistors 

vermieden wird. Bei der Schottky-Diode handelt es sich um einen Metall-Halbleiterübergang 

mit einer Flußspannung von etwa 0,3 V. Damit begrenzt die Schottky-Diode VBC auf 0,3V, so 

daß die Flußspannung des BC-Übergang des Transistors auf diesen Wert begrenzt wird und 

der Transistor nicht in Sättigung gelangen kann. 


ITEM 

nBS 

f 

x 

nB


B 

Abbildung 3.30: Transistor mit Schottky-Diode zur Vermeidung der Sättigung 

3.8 Integrierte pnp-Transistoren 

Die Herstellungsprozesse für bipolare Integrierte Schaltungen sind so optimiert, daß npn- 

Transistoren mit optimalen Eigenschaften entstehen. npn-Transistoren werden wegen der höheren 

Beweglichkeit der Elektronen bevorzugt. Werden pnp-Transistoren in einem Schaltkreis 

benötigt, sind diese an die Erfordernisse der Standardtechnologie anzupassen. Sie sind 

deshalb nur suboptimal zu realisieren. 

Grundsätzlich können zwei Typen von pnp-Transistoren realisiert werden. Abbildung 3.31 

zeigt einen Substrattransistor. Die p-Basisdiffusion des Standardprozesses dient als Emitter. 

Die Basis wird durch die n-Epitaxieschicht und der Kollektor wird durch das p-Substrat gebildet. 

Da sämtliche pnp-Substrattransistoren eines IC’s ein gemeinsames Kollektorpotential 

besitzen, können diese nur in speziellen Fällen, z.B. als Emitterfolger, verwendet werden. 

Wegen der langen Basis, gebildet durch das Substrat, sind Stromverstärkung und Transitfrequenz 

des Substrattransistors begrenzt (z.B. β < 100 , < 10MHz 

). 

Für unbeschränkten Einsatz eignet sich lediglich der laterale pnp-Transistor, der in 

Abbildung 3.32 dargestellt ist. Emitter und Kollektor werden jeweils durch eine p- 

Basisdiffusion des Standardprozesses gebildet, die möglichst nah nebeneinander plaziert werden. 

Die Basis wird durch die n-Epitaxieschicht gebildet. Der Stromfluß des Transistoreffekts 

ist parallel zur Oberfläche (lateral) gerichtet. Der Kollektor umgibt den Emitter in der Regel 

ringförmig, um den Verlust an injiziertem Strom durch Diffusion und Rekombination zu vermindern. 

Wegen des begrenzten Minimalabstands benachbarter p-Diffusionen ist die Basisweite 

deutlich höher als bei npn-Transistoren. Die Stromverstärkung ist dadurch deutlich 

niedriger als bei npn-Transistoren. Werte von β = 20 sind durchaus üblich. 


ITEM 

f T 

C 

E


p - Substrat 

Abbildung 3.31: pnp-Substrattransistor 

p 

Kollektor 

Emitter 

Emitter 

n + 

Basis 

Kollektor 

p p p 

Basisweite 

Abbildung 3.32: Lateraler pnp-Transistor 


p - Substrat 

p 

n - Epitaxie 

n - Epitaxie 

Basis 


ITEM 

n +


3.9 Passive Komponenten in bipolaren Schaltungen 

Passive Komponenten in integrierten Schaltungen sind nur begrenzt verfügbar. Spulen werden 

nur in Sonderfällen realisiert. Sie können in der Regel nur mit extrem niedrigen Induktivitäten 

von einigen nH als planare Spulen realisiert werden, oder sie werden in Additivtechnik auf 

der Oberfläche des Chips realisiert. Im allgemeinen wird ihre Funktion durch Transistorschaltungen 

nachgebildet. 

3.9.1 pn-Diode 

Integrierte Dioden (siehe Abbildung 3.33) werden in den meisten Fällen mit den Prozeßschritten 

der npn-Transistoren hergestellt. Bei der abgebildeten pn-Diode sind Basis und Kollektor 

der Transistorstruktur kurzgeschlossen. 

�� 

�� 

E B C 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

Abbildung 3.33: Integrierte pn-Diode 

p + 

�� + 

n p 

�� 

n + 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

p - 

�� 

�� 

n + 

n - 

�� 

�� 

SiO 2 

p + 

�� 

�� 

�� 

�� 

3.9.2 Schottky-Diode 

Die Schottky-Diode wird durch einen gleichrichtenden Metall-Halbleiter-Kontakt gebildet. 

Bei integrierten Schaltungen wird in der Regel die n-dotierte Epitaxieschicht als 

Halbleitermaterial und das für die Leiterbahnen gebräuchliche Aluminium als Metallkontakt 

verwendet. So können zusätzliche Prozeßschritte vermieden werden. Vorteilhaft sind die 

niedrige Schwellenspannung (z.B. 0,4V) und die geringe Diffusionskapazität des Metall- 

Halbleiterkontakts. Letztere führt zu sehr schnellen Schaltzeiten, die nur durch die Sperrschichtkapazität 

bestimmt werden. 

In untenstehender Abbildung ist die Ausführungsform einer isolierten Schottky-Diode dargestellt. 

Einer der beiden Metall-Halbleiter-Kontakte ist als sperrfreier niederohmiger Kontakt 

ausgeführt, damit nicht zwei gegeneinander geschaltete Dioden auftreten. Der niederohmige 

+ 

Kontakt läßt sich durch eine n -Zone unter der Metallschicht realisieren. 


ITEM


�� 

�� 

�� 

�� 

�� 

�� 

�� 

p + 

Schottky- 

Kontakt 

�� 

�� 

�� 

�� 

Abbildung 3.34: Isolierte Schottky-Diode 

n - 

n + 

A K 

r 1 

RLZ 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

p - 

r 2 

�� 

n + 

r 3 

sperrfreier 

Kontakt 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

p + 

�� 

�� 

�� 

�� 

tiefe Kontaktdiffusion 

3.9.3 Widerstände 

Die Eigenschaften der integrierten Widerstände sind davon abhängig, welche der verfügbaren 

Schichten als Widerstandskörper verwendet wird. Die Widerstände werden jeweils in einer 

eigenen Isolationsinsel realisiert, um sie von der Umgebung zu isolieren. Der realisierbare 

Widerstand hängt vom Schichtwiderstand der verwendeten Widerstandsschicht ab. Der 

Schichtwiderstand gibt den ohmschen Widerstand einer quadratischen Widerstandsbahn zwischen 

zwei gegenüberliegenden Seiten an. Er ist abhängig von der Schichtdicke und dem Dotierungsprofil 

der Schicht. Bei homogener Dotierung, wie im Fall der Epitaxieschicht, ergibt 

sich der Schichtwiderstand R � aus der Schichtdicke δ und dem spezifischen Widerstand ρ der 

Schicht zu R � = ρ/δ. Bei inhomogener Dotierung ist der Schichtwiderstand als charakteristischer 

technologischer Parameter in der Einheit Ω/� (Ohm per Square) verfügbar. Aus dem 

Schichtwiderstand ergibt sich der ohmsche Widerstand einer Widerstandsbahn der Länge l 

und der Breite w zu 

R = R � l/w. (3.76) 

Zur Realisierung hoher Widerstandswerte wird die Widerstandsbahn mäanderförmig gefaltet. 

Dies in Verbindung mit dem Flächenbedarf der Isolationsinsel macht die Realisierung hoher 

Widerstandswerte sehr flächenaufwendig. Wo dies möglich ist, werden Widerstände in integrierten 

Schaltungen vermieden und durch Transistoren oder Schaltungen aus Transistoren 

ersetzt. 

Abbildung 3.35 zeigt die Struktur eines Widerstandes, wobei die Basisdiffusion als Widerstandsschicht 

benutzt wird. Der mit Iso bezeichnete Kontakt zur Isolationsinsel wird mit dem 

auf höherem Potential liegenden Widerstandskontakt oder mit dem höchsten Potential der 

Schaltung verbunden, um die Widerstandsbahn zu isolieren. Der gesperrte pn-Übergang zwischen 

Widerstandsbahn und n-Epitaxie ergibt eine längs der Widerstandsbahn verteilte Sperrschichtkapazität. 

Bei höheren Frequenzen muß der Frequenzgang des so entstehenden verteilten 

RC-Gliedes berücksichtigt werden. Bei einem typischen Schichtwiderstand der Basisdiffusion 

von 100 bis 200 Ω/� lassen sich Widerstände von einigen 10 Ω bis zu einigen 10 kΩ 

realisieren. Nachteilig ist der relativ hohe Temperaturkoeffizient von 1000 bis 2000 ppm/°C. 

Die absolute Toleranz der Widerstände liegt bei etwa ±20% während die relative Toleranz 

(Matching) zwischen benachbarten Widerständen im Bereich von 1% liegt. 


ITEM


Iso 

n + 

p 


p - Substrat 

R 

n - Epitaxie 

Abbildung 3.35: Diffundierter Widerstand realisiert mit der Basisdiffusion 

Werden höhere Widerstandswerte erforderlich, kann die Basisdiffusion durch eine sie überdeckende 

Emitterdiffusion eingeengt werden. Ein derartiger Pinch-Widerstand ist in 

Abbildung 3.36 dargestellt. Der Schichtwiderstand eines derartigen Pinch-Widerstands liegt 

bei einigen kΩ/�. Absolute und relative Toleranz verschlechtern sich auf etwa 50% bzw. 

10%. Pinchwiderstände werden demnach nur für wenig präzise Widerstände mit hohen Widerstandswerten 

bei niedrigem Flächenaufwand eingesetzt. 

Iso 

n + 

p 


p - Substrat 

Abbildung 3.36: Basis-Pinch-Widerstand 

R 

n + 

n - Epitaxie 

Weitere Widerstände werden mit der Emitterdiffusion mit geringem Schichtwiderstand (2- 

10Ω/�), als Epitaxiewiderstand mit hohem Schichtwiderstand (2-5kΩ/�) oder als Epitaxie- 

Pinch-Widerstand mit weiter erhöhtem Schichtwiderstand (4-10kΩ/�) realisiert. Relativ präzise 

Widerstände mit etwa 3% absoluter und weniger als 1% relativer Toleranz lassen sich mit 

ionenimplantierten Schichten (0,1-1kΩ/�) herstellen. 

3.9.4 Kondensatoren 

Die Verwendung von integrierten Kondensatoren wird in der Regel vermieden, da diese sehr 

flächenaufwendig werden, wenn ihre Kapazität den Wert von einigen 10 fF überschreitet. Unter 

Ausnutzung des Miller-Effekts können derartig kleine Kondensatoren jedoch z.B. zur 

Kompensation von Operationsverstärkern verwendet werden. 

Grundsätzlich kann die Sperrschichtkapazität von pn-Übergängen genutzt werden. Nachteilig 

ist hierbei die Nichtlinearität der Kapazität. Der Basis-Emitter-Übergang hat zudem eine relativ 

niedrige Abbruchspannung von ca. 6V. Der Basis-Kollektorübergang hat eine deutlich hö- 


ITEM


here Abbruchspannung, dafür ist die Sperrschichtkapazität erheblich geringer. Moderne bipolare 

Technologien bieten die Realisierung von Kapazitäten als MOS-Struktur an. Auf Kosten 

eines zusätzlichen Prozeßschritts wird ein Gateoxid von z.B. 50 nm Dicke erzeugt. Damit lassen 

sich lineare Kapazitäten von ca. 0,7 fF/µm 2 mit einer Durchbruchspannung größer als 

50V realisieren. Abbildung 3.37 zeigt die Struktur einer derartigen Gate-Kapazität. Die Elektroden 

des Kondensators werden durch die Emitterdotierung und durch die Aluminiumschicht 

gebildet. Das dünne Gateoxid bildet entsprechend das Dielektrikum. 

Oxid 

dünnes Gateoxid 

Abbildung 3.37: Gate-Kapazität 

C 


p - Substrat 

n + 

n - Epitaxie 


ITEM


3.10 Parameter eines 0,8µm-BiCMOS-Prozesses 

In den folgenden Tabellen werden exemplarisch und auszugsweise Transistorparameter eines 

Bipolarprozesses mit 10 µm Epitaxiedicke (20V-Prozess) angegeben. Sie sollen in den folgenden 

Kapiteln die Möglichkeit bieten, den Einfluß dieser Parameter realistisch abzuschätzen. 

Parameter Symbol Wert Einheit 

Stromverstärkung β 200 

F 

Inverse Stromverstärkung β 2 

R 

Early-Spannung V 90 V 

EAF 

Sättigungsstrom, Emitter I S 

1, 

8 

−15 

⋅ 10 A 

Abbruchspannung BV 25 V 

CE0 


CB0 


EB0 

Transitzeit vorwärts τ 0,25 ns 

F 

Transitzeit rückwärts τ 200 ns 

R 

Basisbahnwiderstand r 200 B 

Ω 

Kollektorbahnwiderstand (Sättigung) r 75 C 

Ω 

Basis-Emitter-Sperrschichtkapazität C 1,2 pF 

JE0 

Basis-Kollektor-Sperrschichtkapazität C 0,6 pF 

JC0 

Kollektor-Substrat-Sperrschichtkapazität C 3 pF 

JCS 0 

Tabelle 3.1: NPN-Transistor mit 500 µm 2 Emitterfläche 


ITEM



Stromverstärkung β 20 

F 

Inverse Stromverstärkung β 2 

R 

Early-Spannung V 50 V 

EAF 

Sättigungsstrom, Emitter I S 

−15 

⋅ 10 A 


CE0 


CB0 


EB0 

Transitzeit vorwärts τ 20 ns 

F 

Transitzeit rückwärts τ 2000 ns 

R 

Basisbahnwiderstand r 150 B 

Ω 

Kollektorbahnwiderstand (Sättigung) r 75 C 

Ω 

Basis-Emitter-Sperrschichtkapazität C 0,6 pF 

JE0 

Basis-Kollektor-Sperrschichtkapazität C 2 pF 

JC0 

Kollektor-Substrat-Sperrschichtkapazität C 3,5 pF 

JCS 0 

Tabelle 3.2: Lateraler pnp-Transistor 


ITEM 

2

Kapitel 4: MOS-Transistor Integrierte Schaltungen I 

4 MOS – Feldeffekttransistor (MOSFET) 

Die Abkürzung MOS steht für Metal-Oxide-Semiconductor und bezeichnet die Schichtenfolge, 

welche die Funktionalität des MOS-Transistors bestimmt. Das Gate, früher aus Metall 

(Aluminium), wird heute bei hochintegrierten Schaltungen aus hochdotiertem polykristallinem 

Silizium (Polysilizium) gebildet. Zwischen Gate und Substrat befindet sich eine dünne 

Oxidschicht, die das Gate vom Substrat isoliert. Unterhalb des Gates bildet sich ein leitfähiger 

Kanal, dessen Leitfähigkeit von der Feldstärke im Gateoxid bestimmt wird (daher: Feldeffekttransistor). 

Der MOS-Transistor bietet im Zusammenhang mit höchstintegrierten digitalen Schaltungen 

einige Vorteile gegenüber dem bipolaren Transistor: 

• Niedriger Flächenbedarf, 

• Inhärente Selbstisolation der Transistoren, 

• Wenige („einfache“) Prozeßschritte, 

• Leistungslose Steuerung im stationären Fall, 

• Möglichkeit spezieller Schaltungstechniken (z.B. dynamische Schaltungen), 

• Geringe Verlustleistung. 

Die Vorteile der Bipolartechnik werden bei der BiCMOS-Technik (Bipolar Complementary 

MOS) durch die zusätzliche Realisierung von bipolaren Transistoren ausgenutzt: 

• Höhere Verstärkung, 

• Höhere Schaltungsgeschwindigkeit (bei einigen Schaltungstechniken), 

• Höhere Ausgangs-/Treiberleistungen. 

4.1 Prinzipieller Aufbau und Wirkungsweise von MOS-Transistoren 

Beim MOS-Transistor handelt es sich im Gegensatz zum stromgesteuerten Bipolartransistor 

um ein spannungsgesteuertes Bauelement. Desweiteren ist am Transistoreffekt nur eine Ladungsträgerart 

beteiligt (unipolarer Transistor). Daraus folgt, daß man grundsätzlich zwischen 

zwei Polaritätstypen von MOS-Transistoren unterscheidet. Beim NMOS-Typ beruht die Transistorfunktion 

auf Elektronen als Ladungsträger. Die Löcher bilden beim PMOS-Typ die 

funktionsbestimmenden Ladungsträger. 

Abbildung 4.1 zeigt den prinzipiellen Aufbau eines NMOS-Transistors. In vertikaler Richtung 

wird die Funktion durch die MOS-Schichtenstruktur, die einen Kondensator (MOS- 

Kondensator) bildet, bestimmt. Das Gate, in der Regel als hochdotierte Polysiliziumschicht 

realisiert, bildet die obere „Platte“ des Kondensators, während die Oberfläche des Halbleitersubstrats, 

das an der Unterseite kontaktiert ist (Bulk-Anschluß), die zweite „Kondensatorplatte“ 

darstellt. Die extrem dünne Gateoxidschicht bildet das Dielektrikum des Kondensators. 

Das Gate überdeckt zwei hoch n-dotierte Schichten (Source und Drain). Zwischen diesen bildet 

sich, abhängig vom Potential des Gates, ein n-leitfähiger Kanal, dessen Leitfähigkeit vom 

elektrischen Feld in der Oxidschicht bestimmt wird. Der Stromfluß zwischen Source und Gate 

wird damit durch das Gatepotential gesteuert. Beim p-Kanal-Transistor (PMOS) sind die Dotierungsverhältnisse 

entsprechend invertiert. 


ITEM


V SB 

Source 

V GS 

p-Substrat 

SiO 2 

Gate 

V DS 

Bulk 

Drain 

n + n + 

n-leitender Kanal 

Abbildung 4.1: Funktionelle Struktur eines NMOS-Transistors 

Die Funktion wird durch die Gate-Source-Spannung VGS in Relation zur Schwellenspannung 

VTS bestimmt. Erreicht die Gate-Source-Spannung die Schwellenspannung, bildet sich der 

Kanal. 

NMOS-Transistor: 

GS TS V V < : Keine leitende Verbindung zwischen Source und Drain, 

Transistor gesperrt, 

V V ≥ : n-leitender Kanal zwischen Source und Drain. 

GS 

TS 

PMOS-Transistor: 

V V > : . 0 = I 

GS 

GS 

TS 

TS 

D 

V V ≤ : p-leitender Kanal zwischen Source und Drain. 

Für beide Polaritäten des MOS-Transistors wird unterschieden, ob der Kanal bei VGS=0 existiert 

(Anreicherungstransistor, Enhancement-Transistor) oder nicht existiert (Verarmungstransistor, 

Depletion-Transistor). Damit ergeben sich die in Abbildung 4.2 dargestellten 4 

Transistortypen. 


ITEM


NMOS 

G 

S D 

n + n + 

S 

n-Kanal 

p-Substrat 

B 

Kanal existiert für V GS > V TS 

PMOS 

G 

p + p + 

p-Kanal 

n-Substrat 

B 

Kanal existiert für V GS < V TS 

Abbildung 4.2: MOS-Transistortypen 

D 

Selbstsperrender 

(Enhancement) 

Transistor 

G 

V TS > 0V 

G 

G B G 

V TS < 0V 

Selbstleitender 

(Depletion) 

Transistor 

D D 

B 

S S 

V TS < 0V 

D D 

S S 

V TS > 0V 

Im oberen Teil der Abbildung 4.3 ist ein nicht maßstabsgerechter Querschnitt durch einen 

NMOS-Transistor, hergestellt in der sog. LOCOS-Technologie, dargestellt. LOCOS steht als 

Abkürzung für „Local Oxidation“, dem Verfahren, mit dem das etwa 0,5 µm dicke Feldoxid 

realisiert wird. Transistorgebiete werden durch Fenster im Feldoxid definiert. Das Gateoxid 

ist mit 20 bis 50 nm erheblich dünner als das Feldoxid. Nach Abscheidung und Strukturierung 

einer Polysiliziumschicht, die als Gatelektrode und teilweise als Leiterbahn verwendet wird, 

werden die Source- und Draingebiete dotiert. Dabei dienen die Gateelektrode und das Feldoxid 

als Maske für die Diffusion oder die Ionenimplantation. Mit der Dotierung von Source 

und Drain wird die Polysiliziumschicht hoch n-dotiert. Bei diesem Verfahren ist die „Selbstjustierung“ 

von Source und Drain durch die natürliche Maskierung von Vorteil. Die metallischen 

Leiterbahnen werden von den Gateelektroden und den Polysilizium-Leiterbahnen durch 


ITEM 

B 

B


eine Phosphor-Glasschicht isoliert. Die Kontaktierung zu Source, Drain oder Gate erfolgt 

durch Kontaktfenster in dieser Schicht. Nach Abscheidung einer weiteren Glasschicht kann 

eine zusätzliche Leiterbahnebene realisiert werden. Das dicke Feldoxid hat die Aufgabe, unerwünschte 

Kanäle unter Leiterbahnen zu verhindern. Durch eine hoch p-dotierte Schicht 

unter dem Feldoxid (channel-stopper) wird eine Kanalbildung zusätzlich verhindert. 

Gate Gateoxid 

Source Drain 

Feldoxid Feldoxid 

n + n + 

p-Substrat 

Source Gate 

Drain 

w 

Abbildung 4.3: NMOS-Transistor, Querschnitt und Aufsicht 

l 

p + Channel-Stopper 

Der untere Teil von Abbildung 4.3 zeigt eine Aufsicht mit den Gate-Abmessungen des Transistors. 

Die Gatelänge l ergibt sich aus dem Abstand von Source- und Drain-Diffusion. Sie ist 

durch die Unterdiffusion unter das Gate geringer als die Maskenlänge des Gates. Die Gateweite 

w ist durch die Weite von Source- und Drain-Diffusion vorgegeben. 

4.2 Die MOS-Kapazität 

Im folgenden soll anhand einer zweidimensionalen MOS-Struktur (MOS-Kapazität) 

grundsätzlich die Entstehung eines leitfähigen Kanals erläutert werden. Dies soll beispielhaft 

am NMOS-Transistor geschehen, daher ist in Abbildung 4.4 eine MOS-Struktur mit pdotiertem 

Substrat dargestellt. 

a) Flachbandzustand 

Das Bänderdiagramm in Abbildung 4.4 zeigt den Fall mit feldfreiem Substrat. Das Band verläuft 

ohne Bandverbiegung und man spricht vom sog. Flachbandzustand. Im Halbleiter treten 


ITEM 

I D


demnach keine Potentialunterschiede auf. Das elektrische Potential an der Halbleiteroberfläche 

ΨS ist gleich dem Potential am Bulk-Kontakt. Die Majoritätsträgerdichte ist im ganzen 

Substrat konstant und es gilt an der Si-Oberfläche: 

p 

s 

⎛φ F − ΨS 

⎞ 

= n ⋅ ⎜ 

⎟ 

i exp , ΨS = 0 , (4.1) 

⎝ VT 

⎠ 

⎛φ 

F ⎞ 

p s = ni 

⋅ exp 

⎜ = p p0 

V ⎟ . (4.2) 

⎝ T ⎠ 

V FB 

G 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

t ox 

V GB=V FB 

Poly-Si Oxid p-Silizium 

Φ FM 

Ψ S 

Leitungsband 

Valenzband 

Φ F : Fermipotential 

Ψ L 

Ψ 

ΦF Ψ V 

Abbildung 4.4: MOS-Kapazität im Flachbandzustand 

Im allgemeinen ist die Flachbandspannung VFB, d.h. die Spannung, die an die MOS-Kapazität 

zur Erzeugung des Flachbandzustands angelegt werden muß, ungleich Null. Einerseits existiert 

ein Kontaktpotential zwischen dem Substrat und dem hochdotierten Polysilizium des 

Gates, das der Diffusionsspannung entspricht. Andererseits befinden sich ortsfeste Ladungen 

an der Grenze zwischen Gateoxid und Silizium und im Gateoxid, die durch die Herstellungsprozesse 

bedingt sind. Wird die Flachbandspannung an den Klemmen angelegt, werden diese 

Effekte so kompensiert, daß das Substrat feldfrei wird. Das Gateoxid ist in diesem Fall nicht 

feldfrei, d.h. es existiert eine Potentialdifferenz zwischen Gate und Siliziumoberfläche. Im 

folgenden soll die Ursache der Flachbandspannung nicht näher untersucht werden. Sie soll als 

technologisch bedingter Parameter angesehen werden, die u.a. die Schwellenspannung des 

MOS-Transistors bestimmt. 

b) Anreicherung 

Abbildung 4.5 zeigt die Situation, wenn die Gate-Spannung gegenüber dem Flachbandfall 

verringert wird (VGB


negativer als das Potential am Bulkkontakt, das als Bezugspotential gewählt ist: ΨS < 0. Die 

Löcherdichte ist gegenüber dem Flachbandfall angehoben: 

⎛ φF 

− Ψ ⎞ S 

p S = ni 

⋅ exp 

⎜ > p p 

v ⎟ 

⎝ T ⎠ 

0 

. (4.3) 

Die MOS-Struktur verhält sich wie die Kapazität eines Plattenkondensators mit dem Plattenabstand 

t 

ox 

ε0⋅ε C′ 

= 

t 

ox 

ox 

= C′ 

ox 

Cox ′ : flächenspezifische Oxidkapazität, t ox : Dicke der Oxidschicht 

G 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

V GB VFB), werden die 

Majoritätsträger (Löcher) vom positiven Gate abgestoßen. Es entsteht eine Verarmungsschicht, 

die lediglich ionisierte Akzeptorionen enthält. Das Oberflächenpotential wird gegenüber 

dem Flachbandzustand angehoben. Abbildung 4.6 zeigt die Situation der Verarmung der 

Oberfläche mit der Löcherdichte: 

⎛φ F − ΨS 

⎞ 

p S = ni 

⋅ exp 

⎜ 

v ⎟ . (4.5) 

⎝ T ⎠ 

Die entstehende Verarmungsschicht kann entsprechend der Raumladungszone eines abrupten 

pn-Übergangs behandelt werden. Oxidkapazität und die Kapazität der Verarmungsschicht 

sind in Serie geschaltet. Für die MOS-Struktur ergibt sich die Gesamtkapazität pro Fläche zu: 

′ = 

′ + 1 

C 

1 1 

C C′ 

ox si 

= 

1 

tox xd 

+ 

ε ⋅ε 

ε ⋅ε 

0 ox 0 

si 

. (4.6) 


ITEM


G 

t OX 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

V GB > V FB 

x d 

RLZ 

Abbildung 4.6: MOS-Kapazität bei Verarmung 

d) Schwache Inversion 

Bei weiterer Erhöhung der Gate-Spannung steigt das Potential der Oberfläche weiter an. 

Abbildung 4.7 zeigt die Situation für ΨS > φF. An der Oberfläche liegt das Fermipotential 

näher am Leitfähigkeitsband als am Valenzband. Der Halbleiter wird an der Oberfläche nleitend. 

Es kommt zu einer Anhäufung von Minoritätsträgern (Elektronen) an der Halbleiteroberfläche. 

Die Minoritätsträgerkonzentration übersteigt die Majoritätsträgerkonzentration. 

Man bezeichnet dies als (schwache) Inversion. 

⎛φ − Ψ ⎞ 

exp ⎜ ⎟ ni 

, (4.7) 

⎝ ⎠ 

F S 

p S = ni 

⋅ ⎜ < 

v ⎟ 

T 

⎛ Ψ − φ ⎞ 

exp ⎜ ⎟ pS 

. (4.8) 

⎝ ⎠ 

S F 

n S = ni 

⋅ ⎜ > ni 

> 

v ⎟ 

T 

G 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

V GB > V FB 

Inversionsschicht 

Abbildung 4.7: MOS-Kapazität bei schwacher Inversion 

e) Starke Inversion 

Gilt bei weiterer Erhöhung der Gate-Spannung Ψ > 2φ 

so folgt 


ITEM 

S 

F 

B 

B


⎛ ΨS 

−φ 

F ⎞ φ F 

n S = ni 

⋅exp 

⎜ > ni 

⋅exp 

> p p0 

v ⎟ 

. (4.9) 

⎝ T ⎠ vT 

Die Dichte der Minoritätsträger (Elektronen) an der Oberfläche wird damit größer als die 

Dichte der Majoritätsträger tief im Substrat. An der Oberfläche existiert eine hochleitfähige 

Inversionsschicht. Dieser Zustand an der Oberfläche wird als starke Inversion bezeichnet. 

Die Gate-Spannung, bei der der Zustand der starken Inversion erreicht wird, wird als Schwellenspannung 

VT bezeichnet: 

T GB ( S 2 F ). (4.10) 

V V Φ = Ψ = 

Gate und Inversionsschicht wirken wie Platten eines Plattenkondensators. Die gemessene 

Kapazität entspricht wieder der Oxidkapazität. Die Elektronen der Inversionsschicht sind Minoritätsträger 

und müssen aus thermischer Generation bereitgestellt werden. Der Aufbau der 

Inversionsschicht benötigt daher eine endliche Zeit (z.B. einige ms). 

G 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

V GB 


RLZ 

Abbildung 4.8: MOS-Kapazität bei starker Inversion 

Abbildung 4.9 zeigt den Verlauf der Kapazität der MOS-Struktur in Abhängigkeit von VGB 

für niedrige und hohe Frequenzen. Bei hohen Frequenzen kann die Bildung der Inversionsschicht 

dem Signal nicht folgen, so daß die Kapazität nicht wieder auf den Wert der Oxidkapazität 

ansteigt. MOS-Strukturen sind wegen ihrer Spannungsabhängigkeit nur unter Einschränkung 

als „Kondensatoren“ einsetzbar. 


ITEM 

B


C' OX 

C' i 

C 

Anreicherung Verarmung 

V FB 

Inversion 

niedrige Frequenz 

V TH 

hohe Frequenz 

Abbildung 4.9: Kleinsignal-Kapazität der MOS-Struktur als Funktion von VGB 

Im Gegensatz zur MOS-Kapazität bilden beim MOS-Transistor die hochdotierten Gebiete 

von Source und Drain Quellen von Minoritätsträgern zum Aufbau der Inversionsschicht (vgl. 

Abbildung 4.10). Der Transistoreffekt existiert daher bis zu hohen Frequenzen. 

n + 

SiO2 

�� 

�� 


Abbildung 4.10: Source-Gebiet als Quelle von Minoritätsträgern 

4.3 Die Schwellenspannung 

4.3.1 Schwellenspannung der MOS-Kapazität 

Im folgenden soll wieder das Beispiel des NMOS-Transistors betrachtet werden. Es wird daher 

wieder von einer MOS-Struktur mit p-dotiertem Substrat ausgegangen. Die 

Schwellenspannung kennzeichnet das Gatepotential bei dem starke Inversion einsetzt. 

Abbildung 4.11 zeigt die Ladungen im Fall der starken Inversion ohne Berücksichtigung der 

Oxidladung. Q’n bezeichnet die Ladung der Inversionsschicht pro Flächeneinheit. 

Entsprechend bezeichnet Q’D die Ladung in der Verarmungsschicht und Q’G die Ladung des 

Gate. 


ITEM 

V GB


G 

Q' G 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

�� 

Q' n 

�� 

�� 

Q' D 

V ox V GB 

Abbildung 4.11: Ladungen bei starker Inversion 

Im Flachbandzustand VGB = VFB ist das Silizium feldfrei und die Inversionsladung sowie die 

Verarmungsladung verschwinden. Aufgrund von Oxidladungen und Kontaktpotential ist das 

Oxid nicht feldfrei (Vox ≠ 0) und das Gate ist geladen. 

Für VGB ≠ VFB entsteht eine zusätzliche Ladung ∆Q’G und entsprechende Gegenladungen an 

der Siliziumoberfläche: 

∆Q' 

= −Q' 

−Q' 

G 

n 

Für diese zusätzliche Ladung gilt der Zusammenhang 

∆Q' = C' 

⋅∆V 

G 

ox 

ox 

D 

. (4.11) 

. (4.12) 

∆Vox ist die Spannungsänderung über dem Oxid gegenüber dem Flachbandfall 

∆V 

= V − V − Ψ 

ox 

womit für die zusätzliche Gate-Ladung gilt: 

GB 

FB 

S 

, (4.13) 

∆Q'G 

= C'ox⋅( 

VGB 

−VFB 

− ΨS 

). (4.14) 

Nach Voraussetzung setzt die starke Inversion bei 

Ψ = 2⋅φ 

S 

F 

ein. Das dafür erforderliche Gatepotential wird als Schwellenspannung 

B 

(4.15) 

T GB ( S 2 F ) (4.16) 

V V Φ = Ψ = 

bezeichnet. Beim Einsetzen der starken Inversion wird in erster Näherung angenommen, daß 

die Inversionsladung vernachlässigbar ist: Q n '≈ 0 . Die Depletionladung erreicht ihr Maximum 

und bleibt mit zunehmender Inversion konstant, da das elektrische Feld durch die Inversionsladung 

abgeschirmt wird. Die Depletionladung ergibt sich aus der Theorie des einseitig 

abrupten pn-Übergangs (vgl. 2.23) zu: 

Q = Q' 

( Ψ = 2Φ 

) = − 2ε 

q ⋅ N ⋅ 2Φ 

= −γ 

⋅C' 

⋅ 2Φ 

, (4.17) 

'D 0 

D 

S 

F 

Si 

2ε Siq 

⋅ N A 

mit γ = 

(4.18) 

C' 

ox 

als dem sog. Substratfaktor. Dabei ergibt sich 2ΦF als Potentialdifferenz an der RLZ. 


ITEM 

A 

F 

ox 

F


Durch Einsetzen der Gleichungen 4.11 und 4.15 bis 4.17 in Gleichung 4.14 folgt für die 

Schwellenspannung: 

V V Φ ⋅ + Φ + = 2 γ 2 . (4.19) 

T 

FB 

F 

Dabei sind VFB, 2ΦF und γ technologieabhängige Parameter. 

F 

Das Verschwinden der Inversionsladung unterhalb der Schwellenspannung ist ein stark vereinfachendes 

aber angemessenes Modell. Es gilt 

Q' 

n 

~ n 

S 

Ψ S ~ exp( ). 

(4.20) 

v 

T 

Unterhalb der Schwellenspannung, d.h. für ΨS < 2ΦF verschwindet die Inversionsladung exponentiell 

mit ΨS (schwache Inversion). MOS-Transistoren, die im sog. Subthreshold- 

Betrieb betrieben werden, nutzen die geringe Inversionsladung und bieten eine besonders 

hohe Verstärkung. Oberhalb der Schwellenspannung wächst die Inversionsladung exponentiell 

mit ΨS. Das vereinfachte Modell, das natürlich den Subthreshold-Bereich nicht beschreibt, 

lautet damit: 

ΨS < 2Φ F : Q'n 

≈ 0, 

ΨS > 2Φ F + einige v T : Q n beliebig groß. 

' 


ITEM


4.3.2 Schwellenspannung des NMOS-Transistors 

Abbildung 4.12 zeigt einen Querschnitt durch einen NMOS-Transistor mit Klemmenspannungen. 

Damit die pn-Übergänge der Source- und Drain-Diffusion gesperrt sind, muß gelten: 

VSB 

≥ 0, V DB = VDS 

+ VSB 

≥ 0 . 

Source und Drain dienen als Quellen für Elektronen in der Inversionsschicht. 

y 

�� 

x 

S 

n + 

V SB 

V GS 

I C 

G 

B 

Q D 

V DS 

n + 

D 

I D 

p-Substrat 

Abbildung 4.12: Querschnitt eines n-Kanal MOS-Transistors 

Zunächst sei angenommen, daß Source, Drain und Bulk auf gleichem Potential liegen 

(V DS = 0, VSB 

= 0 ). In diesem Fall ist der Halbleiter im thermodynamischen Gleichgewicht, 

und es ergibt sich die entsprechende Situation wie bei der MOS-Kapazität (Kap. 4.2, 4.3). 

Abhängig von der Gate-Source-Spannung V in Relation zur Flachbandspannung V und 

GS FB 

zur Schwellenspannung V T bildet sich unterhalb des Gates eine RLZ und eine Inversionsschicht. 

Die vom Gate erzeugte RLZ geht in die RLZ von Source- und Draingebiet über. Die 

Inversionsschicht bildet eine leitfähige Verbindung (Kanal) zwischen Source und Drain. Bei 

Anlegen einer Spannung zwischen Source und Drain fließt ein Kanalstrom I und damit ein 

Drainstrom I D . Die Gate-Source-Spannung beeinflußt die Ladungsträgerdichte und damit die 

Leitfähigkeit des Kanals. Das bedeutet, daß der Drainstrom von der Gate-Source-Spannung 

gesteuert wird. 

Entgegen der Situation bei der MOS-Kapazität kann die Potentialdifferenz zwischen Kanal 

und Bulk über die Klemmenspannung V verändert werden. V wird immer so gewählt, daß 

SB SB 

die pn-Übergänge von Source und Drain in Sperrichtung betrieben werden (V ≥ 0 , 

VDB 

≥ 0 ). Bei ansteigender Source-Bulk-Spannung wird sich die Raumladungszone unterhalb 

des Kanals ebenso erweitern, wie die Raumladungszonen der pn-Übergänge von Source und 

Drain. Die Spannung VSB 

fällt also zusätzlich an der Verarmungsschicht unterhalb der Inversionsschicht 

ab und vergrößert deren Ladung Q’D gegenüber (4.17) auf: 

Q' ( V ) = −γ 

⋅C' 

⋅ V + 2Φ 

. (4.21) 

D 

SB 

ox 

SB 

F 

Die höhere Ladung in der Verarmungsschicht erfordert eine entsprechend höhere Gateladung 

und damit eine höhere Gate-Source-Spannung, um den gleichen Inversionseffekt zu erhalten. 


ITEM 

C 

SB


Dies entspricht einer Erhöhung der Schwellenspannung, die sich entsprechend (4.19) wie 

folgt ergibt: 

V 

TS 

= V 

= V 

FB 

FB 

+ 2 ⋅φ 

+ γ ⋅ 

F 

F 

+ 2 ⋅φ 

+ γ ⋅ 

V 

2 ⋅φ 

F 

SB 

+ 2 ⋅φ 

+ γ ⋅ 

V 

F 

SB 

+ 2 ⋅φ 

F 

− γ ⋅ 

2 ⋅φ 

F 

(4.22) 

VTS bezeichnet die Schwellenspannung für VSB ≠0. VT0 bezeichnet im folgenden die 

Schwellenspannung für VSB = 0. 

V = V + γ ⋅ ( V + 2 ⋅φ 

− 2 ⋅φ 

) 

(4.23) 

TS 

T 0 SB F 

F 

mit V T 0 = VFB + 2 ⋅φ 

F + γ ⋅ 2 ⋅φ 

F . (4.24) 

Überschreitet die Gate-Source-Spannung die Schwellenspannung ist die zusätzlich erzeugte 

Gate-Ladung gleich dem Betrag der Inversionsladung, da die Verarmungsladung wegen der 

Abschirmung durch die Inversionsschicht unverändert bleibt. Diese Ladung lädt die Oxidkapazität 

und es gilt demnach: 

∆Q' 

= Q' 

( V > V ) − Q' 

( V = V ) = −Q' 

G 

G 

GS 

TS 

Q'n = C'ox⋅( 

VGS 

−VTS 

). 

G 

GS 

TS 

n 

, (4.25) 

(4.26) 

4.4 Kanalstrom am Beispiel des NMOS-Transistors 

Im folgenden soll davon ausgegangen werden, daß die Oxiddicke gegenüber Länge und Weite 

des Gates vernachlässigbar ist (tOX


Durch Trennung der Variablen kann (4.30) über die Kanallänge integriert werden: 

l 

∫ 

0 

I 

C 

dx 

VDS 

= −w⋅ 

µ n ⋅C' 

ox⋅ 

∫ 

0 

[ V 

GS 

−V 

TS 

−V 

KS 

] ⋅dV 

KS 

, (4.31) 

2 

VDS 

I C ⋅ l = −w 

⋅ µ n ⋅C' 

ox⋅[( 

VGS 

−VTS 

) ⋅VDS 

− ] . (4.32) 

2 

Gemäß Abbildung 4.12 ist der Drainstrom dem Kanalstrom entgegengesetzt gerichtet, so daß 

sich für den Drainstrom ergibt: 

2 

w ⎡ 

V ⎤ DS 

I ′ 

D = ⋅ µ n ⋅C 

ox ⎢( 

VGS 

−VTS 

) ⋅VDS 

− ⎥ , (4.33) 

l ⎣ 

2 ⎦ 

Nach (4.29) verschwindet die Inversionsladung für 

V ≥ V −V 

KS 

GS 

TS 

. (4.34) 

Bei leitfähigem Kanal und V DS > 0 nimmt das Kanalpotential in Richtung Drain zu. Wird am 

Punkt x‘ die Bedingung (4.34) erfüllt, verschwindet für x ≥ x' 

der Kanal (s. 

Abbildung 4.13). Die Spannung V DS −VK 

(x') 

fällt an der Raumladungsschicht zwischen Kanalende 

und Drain ab. Die Elektronen des Kanals sind „Minoritätsträger“ an der 

Raumladungsschicht und werden durch das elektrische Feld in Richtung Drain transportiert, 

so daß weiterhin ein Drainstrom fließt. Am Kanal liegt statt VDS 

die reduzierte Spannung 

V ( x') 

−V 

= V −V 

< V , so daß für den Drainstrom nach (4.33) gilt: 

K 

S 

GS 

I 

D 

TS 

DS 

( V −V 

) 

2 

w 

GS TS 

= I Dsat = ⋅ µ n ⋅C 

′ ox ⋅ 

(4.35) 

l 

2 

Das Verschwinden des Kanals an der Stelle x‘ wird als Pinch-Off-Effekt oder als Sättigung 

bezeichnet. Die Sättigung tritt ein, wenn die Drain-Source-Spannung die Sättigungsspannung 

V = V − V 

Dsat 

GS 

TS 

(4.36) 

übersteigt. In diesem Fall ist gemäß (4.35) der Sättigungsstrom I Dsat unabhängig von der 

Drain-Source-Spannung. 


ITEM


�� 

S 

n + 

Abbildung 4.13: Pinch-Off-Effekt 

G 

x x' 

B 

V DS >0 

n + n + n + 

E 

V K (x')=V Dsat 

l 

V DS -V Dsat 

RLZ 

Zusammengefaßt ergibt sich folgendes Modell für den stationären Drainstrom des NMOS- 

Transistors: 

1 

Substratfaktor: γ = ⋅ 2⋅ 

ε Si ⋅ q ⋅ N A 

C' 

Schwellenspannung: V = V + γ ⋅ ( V + 2 ⋅φ 

− 2 ⋅φ 

) 

TS 

ox 

D 

(4.37) 

T 0 SB F 

F (4.38) 

Sättigungsspannung: V = V −V 

(4.39) 

Dsat 

GS 

w w 

Verstärkungsfaktor: β n = ⋅ µ n ⋅C' 

ox = kn 

(4.40) 

l 

l 

GS 

TS 

TS 

mit kn = µ n ⋅C' 

ox 

(4.40a) 

V V < : Transistor gesperrt, . (4.41) 

0 = I 

V V ≥ : Transistor leitet 

GS 

TS 

V V ≤ 

DS 

V V > 

DS 

Dsat 

Dsat 

D 

: Triodenbereich 

2 

⎡ 

V ⎤ DS 

I D = β ⋅ ⎢( 

VGS 

− VTS 

) ⋅V 

DS − ⎥ 

(4.42a) 

⎢⎣ 

2 ⎥⎦ 

: Sättigung 

β 

I D = I Dsat = ⋅ − 

2 

2 ( VGS 

VTS 

) (4.42b) 


ITEM


w 

Der Schaltungsentwickler kann lediglich das Verhältnis von Weite zu Länge ( ) in (4.40) 

l 

variieren. Alle weiteren Parameter des Modells sind technologisch bedingt und können beim 

Schaltungsentwurf nicht beeinflußt werden. k ist der Verstärkungsfaktor des Prozesses und 

w 

ergibt sich gemäß (4.40) als Verstärkungsfaktor eines quadratischen Transistors mit = 1. 

l 

n 

4.5 Kanallängenmodulation 

Die Modellgleichungen (4.37 – 4.42) beschreiben weitgehend idealisiert das stationäre Verhalten 

des MOS-Transistors. Eine besonders auffallende Abweichung gegenüber gemessenen 

Kennlinien zeigt sich deutlich in Abbildung 4.15 in der Sättigung. Während die Modellgleichung 

(4.42b) einen von V unabhängigen Sättigungsstrom voraussagt, zeigt die Abbildung 

DS 

einen linearen Anstieg des Stromes in der Sättigung mit V . In Abbildung 4.13 erkennt man, 

daß an der RLZ zwischen Drain und Kanalende die Spannung V DS −VDsat 

= VDS 

− ( VGS 

−VTS 

) 

abfällt. Wird V erhöht, erweitert sich die RLZ und die Kanallänge l wird entsprechend redu- 

DS 

ziert. Bei Erhöhung von V bleibt die Spannung am Kanal unverändert die Sättigungsspan- 

DS 

nung VDsat 

. Wird der Kanal vereinfachend als ohmscher Leiter angesehen, ergibt sich für den 

Drainstrom bei Kanalverkürzung ∆l 

: ( ) ) 1 ( 

β 

2 

I DS = I Dsat ( 1+ 

λ ⋅V 

DS ) = ⋅ VGS 

−VTS 

⋅ + λ ⋅V 

DS . (4.44) 

2 

− 1 

λ 

Abbildung 4.14: Ausgangskennlinie unter der Berücksichtigung der Kanallängenmodulation 

In Abbildung 4.14 ist der Verlauf der Ausgangskennlinie in der Sättigung gemäß (4.44) dargestellt. 

Extrapoliert man den linearen Bereich der Kennlinie, ergibt sich bei V = − 1 

DS der 

λ 


ITEM 

I D 

DS 

V DS


Schnittpunkt mit der VDS -Achse. 

λ 

1 entspricht damit der Early-Spannung beim bipolaren 

Transistor. Der Parameter λ ist offensichtlich von der Kanallänge abhängig, da sich die Ver- 

kürzung des Kanals durch die Erweiterung der drainseitigen RLZ bei kurzen Kanälen stärker 

auswirkt. 

4.6 Kennlinienfelder 

Abbildung 4.15 zeigt das Ausgangskennlinienfeld I D = f ( VDS 

) eines NMOS-Transistors erzeugt 

vom Simulationsprogramm SPICE. Die einzelnen Ausgangskennlinien sind am rechten 

Rand durch die zugehörige Gatespannung V GS gekennzeichnet. Die gestrichelte Kurve trennt 

den Triodenbereich vom Sättigungsbereich. Im Triodenbereich ist der Drainstrom nach (4.41) 

quadratisch von der Drainspannung und linear von der Gatespannung abhängig. In der Sättigung 

hängt der Drainstrom nach (4.44) quadratisch von der Gatespannung ab und steigt, aufgrund 

der Kanalverkürzung, linear mit der Drainspannung an. Dieser Effekt entspricht dem 

Early-Effekt des bipolaren Transistors. 

Triodenbereich 

Sättigung 

Abbildung 4.15: Ausgangskennlinien eines NMOS-Transistors 


ITEM


Sättigung 

Triodengebiet 

Abbildung 4.16: Übertragungskennlinien eines NMOS-Transistors 

Abbildung 4.16 zeigt die Übertragungskennlinien I D = f ( VGS 

) eines NMOS-Transistors. Die 

einzelnen Übertragungskennlinien sind am rechten Rand durch die zugehörige Drainspannung 

VDS 

gekennzeichnet. Der quadratische Verlauf zeigt nach (4.42) das Verhalten in der Sättigung, 

während sich nach (4.41) im Triodengebiet ein linearer Verlauf ergibt. 

4.7 Verarmungstransistoren 

Bei den bisher behandelten NMOS-Transistoren wurde von einer positiven Schwellenspannung 

ausgegangen. Diese Transistoren benötigen zum Aufbau einer Inversionsschicht eine 

positive Gate-Spannung größer als die Schwellenspannung. Sie werden als „Anreicherungstransistoren“ 

(„Enhancement-Transistoren“) bezeichnet. Als weitere Bezeichnung wird 

„selbst-sperrend“ („normally-off“) verwendet, weil Sie ohne außen angelegte Gate-Spannung 

nicht leiten. 

Die Schwellenspannung der MOS-Transistoren kann durch Ionenimplantation im Kanalbereich 

relativ beliebig eingestellt werden. Werden Donatoren eingebracht, kann die Schwellenspannung 

negativ werden. Es entstehen „selbst-leitende“ („normally-on“) Transistoren, weil 

sie ohne äußere Gate-Spannung (Kurzschluß zwischen Source und Gate) einen leitenden Kanal 

besitzen. Sie werden als „Verarmungstransistoren“ („Depletion-Transistoren“) bezeichnet, 

da im NMOS-Fall der Kanal durch Anlegen einer negativen Gatespannung an Trägern verarmt. 

Depletion-Transistoren werden in der NMOS-Technik mit kurzgeschlossenem Gate als 

Lastwiderstände („Depletion-Load“) verwendet. 

Grundsätzlich werden Verarmungstransistoren entsprechend wie Anreicherungstransistoren 

modelliert (4.37-4.42, 4.44). Dabei wird lediglich die Schwellenspannung V T 0 negativ. Auf 


ITEM


die notwendige Modifikation des Modells bei tief eindringender Dotierung mit Donatoren 

(vergrabener Kanal) soll hier nicht näher eingegangen werden. 

4.8 P-Kanal-Transistoren 

Bei P-Kanal-Transistoren sind die Vorzeichen der Dotierungen invertiert (s. Abbildung 4.2). 

In Kapitel 4.13 wird erläutert, wie auf einem einheitlichen Substrat sowohl NMOS- als auch 

PMOS-Transistoren in CMOS-Technik realisiert werden. Für PMOS-Transistoren ergeben 

sich identische Modellgleichungen (4.37-4.42, 4.44) wie für NMOS-Transistoren, wenn die 

Vorzeichen aller elektrischen Größen (Spannungen, Ströme, Ladungen) invertiert werden. 

Damit gilt 

I = −I 

−V 

, −V 

, −V 

, −V 

) (4.45) 

D, 

PMOS 

D, 

NMOS ( GS , PMOS DS , PMOS SB, 

PMOS TS , PMOS 

mit V = V − γ ⋅ ( −V 

+ 2 ⋅φ 

− 2 ⋅φ 

) 

TS , PMOS 

4.9 Nichtideale Effekte 

T 0, 

PMOS 

SB, 

PMOS 

4.9.1 Kurzkanaleffekt 

Unter den Kanalenden wird die Depletion-Ladung teilweise durch die RLZ der Source- und 

Drainübergänge gebildet (vgl. Abbildung 4.12). Dieser Teil der Depletionladung, wird nicht 

von der Gate-Spannung beeinflußt und hat demnach keinen Einfluß auf die Schwellenspannung. 

Die Schwellenspannung V T 0 wird damit entsprechend reduziert. Mit Abnahme der Kanallänge 

wird der Anteil der nicht vom Gate beeinflußten Depletionladung relativ größer, so 

daß die Schwellenspannung stärker abnimmt. Der Substratfaktor γ nimmt ebenso mit abnehmender 

Länge ab, weil der Einfluß der Substratspannung auf die Depletionladung, die die 

Schwellenspannung bestimmt, abnimmt. Die Abhängigkeit der Schwellenspannung von der 

Kanallänge zeigt beispielhaft Abbildung 4.17. In der Regel werden zur Berücksichtigung des 

Kurzkanaleffekts einfache heuristische Modelle der folgenden Form verwendet: 

⎛1 1 ⎞ 

= ( l0 

) + ⎜ − ⎟ ⋅ l T 

(4.46a) 

⎝ ⎠ 

V T 0 ( l) 

VT 

0 ⎜ α , 

l l ⎟ 

0 

= 

⎛1 1 ⎞ 

− 

(4.46b) 

⎝ ⎠ 

() l γ ( l0 

) + ⎜ ⎟ ⋅α 

l γ 

γ ⎜ 

, 

l l ⎟ 

0 

0,8 

0,2 

V T0 [V] 

0,5 1 2 

F 

F 

l [µm] 

Abbildung 4.17: Schwellenspannung in Abhängigkeit von der Kanallänge l 


ITEM 

.


4.9.2 Effekt schmaler Kanäle 

Abbildung 4.18 zeigt einen Querschnitt eines MOS-Transistors in Richtung der Kanalweite. 

Der Stromfluß ist demnach senkrecht zur Bildebene. Entgegen der eindimensionalen Theorie 

weitet die Depletion-Ladung sich auch lateral unter das Feldoxid aus. Diese zusätzliche Depletionladung 

erhöht die Schwellenspannung (s. Abbildung 4.19). Der Anteil der zusätzlichen 

Ladung wird relativ größer, wenn die Weite des Kanals abnimmt. Ein entsprechendes Verhalten 

zeigt der Substratfaktor. Wie für den Kurzkanaleffekt lassen sich heuristische Modelle 

entsprechend (4.45, 4.46) angeben. 

Abbildung 4.18: Zum Effekt schmaler Kanäle 

0,2 

0,1 

∆V T0 [V] 

Gate 

w 

1 2 3 

W [µm] 

Abbildung 4.19: Variation Schwellenspannung in Abhängigkeit von der Kanalweite 

4.9.3 Beweglichkeitsreduktion 

Wegen der zusätzlichen Kristallfehler wird die Beweglichkeit der Ladungsträger an der Oberfläche 

zum Gateoxid reduziert. Die Beweglichkeitsreduktion wird stärker, wenn die Ladungsträger 

aufgrund einer hohen Gatespannung und daraus resultierender hoher vertikaler Feldstärke 

zur Oberfläche hingezogen werden. Eine einfache Beschreibung dieses Effekts liefert 

folgendes Modell für die Beweglichkeit: 

µ n0 

µ n = 

. (4.47) 

+ Θ ⋅( 

V −V 

) 

1 1 

GS 

To 

4 

Für hohe Driftfeldstärken ( > 10 v cm ) wird die Driftgeschwindigkeit der Elektronen begrenzt 

(Geschwindigkeitssättigung). Die maximale Geschwindigkeit von Elektronen im 

7 

Bulkmaterial beträgt etwa v ≈10 

cm s . Ein einfaches heuristisches Modell für die Ge- 

n, 

max 

schwindigkeitssättigung ergibt sich mit 

µ 

n0 

µ n = 

. (4.48) 

1+ 

Θ2 

⋅ VDx 


ITEM


Dabei gilt 

V 

Dx 

⎧V 

= ⎨ 

⎩V 

DS 

Dsat 

fürV 

fürV 

DS 

DS 

≤ V 

> V 

Dsat 

Dsat 

Beide Effekte werden häufig zusammengefaßt mit 

GS 

T 0 

⎫ 

⎬ . (4.48a) 

⎭ 

β 0 

β = 

. (4.49) 

1+ 

Θ ⋅( 

V −V 

) + Θ ⋅ V 

1 

2 

Dx 

4.9.4 Temperatureffekte 

Das Verhalten von MOS-Transistoren wird wesentlich von der Temperatur beeinflußt. Ein 

Grund hierfür ist die Temperaturabhängigkeit der effektiven Beweglichkeit µ . Es wird oftmals 

die folgende Näherung verwendet: 

T 

µ ( T) = µ ( T ) ⋅ 

T 

⎛ ⎞ 

0 ⎜ ⎟ 

⎝ ⎠ 

0 

−α 

mit T0: Raumtemperatur (300 K), T: Temperatur in K, 

α ≈ 

1 

, 5.. 

2. 

(4.50) 

Eine Temperaturerhöhung um 100 � 

C bewirkt somit eine Verringerung der Beweglichkeit und 

damit auch des Drainstroms um etwa 40%. 

Die Schwellenspannung weist ebenfalls eine Temperaturabhängigkeit auf: 

( ) = T 0 ( 0 ) ( 0 ) T 

V T V T + T −T 

⋅α 

, (4.51) 

α 

α 

T 0 

Tn 

Tp 

≈ −1... 

− 3mV 

/ K 

≈ + 1 ... + 3mV 

/ K 

für NMOS Si-Gate-Transistoren, 

für PMOS Si-Gate-Transistoren. 

Beim NMOS-Transistor nimmt demnach mit steigender Temperatur der Drainstrom wegen 

der Abnahme der Beweglichkeit zu und gleichzeitig, wegen der Abnahme der Schwellenspannung, 

zu. Bei niedrigen Gatespannungen dominiert die Schwellenspannung, der Drainstrom 

nimmt also zu. Bei hohen Gatespannungen dominiert die Beweglichkeit, der Drainstrom 

nimmt damit ab. Bei mittleren Gatespannungen kompensieren sich beide Effekte. 

4.9.5 Schwache Inversion 

Nach der bisherigen Theorie verschwindet der Drainstrom des NMOS-Transistors, wenn die 

Gatespannung kleiner oder gleich der Schwellenspannung ist. Tatsächlich wird entsprechend 

Abbildung 4.20 ein geringer Strom gemessen, der in der schwachen Inversion der Si- 

Oberfläche unterhalb des Gates begründet ist und der als Subthreshold-Strom bezeichnet 

wird. 


ITEM


I D 

Abbildung 4.20: Subthreshold-Strom 

V T0 

Bei kleiner Drain-Source-Spannung kann unter der Annahme, daß das Oberflächenpotential 

nahezu der Bedingung starker Inversion genügt ( ΨS ≈ 2⋅ 

Φ F ) die Poisson-Gleichung unterhalb 

des Gates eindimensional gelöst werden. Es ergibt sich folgende Beziehung für die ortsabhängige 

Inversionsladung im Kanal, in gewisser Entsprechung zu (4.29): 

1 2⋅εSi 

⋅q⋅NAVG−VTS −VK( 

x) 

Q' n( x) =− vT 

⋅ ⋅exp( 

) 

(4.52) 

2 2⋅Φ 

ξ ⋅v 

F T 

1 2⋅ 

ε Si ⋅q 

⋅ N A 

mit ξ = 1+ 

⋅ 

. (4.52a) 

2C' 

2⋅ 

Φ 

ox 

F 

Wegen der niedrigen Trägerdichte bei schwacher Inversion überwiegt der Diffusionsstrom 

den Driftstrom, da letzterer proportional der Trägerdichte ist. Da der Kanalstrom wegen der 

vernachlässigten Rekombination divergenzfrei ist, ist der Dichtegradient der Inversionsladung 

im Kanal konstant und es gilt: 

dQ' 

dx 

n 

Q' 

= 

n 

( V 

K 

= VS 

) − Q'n 

( V 

l 

K 

= V 

D 

) Q' 

= 

n 

V GS 

( V ⎡ ⎛ ⎞⎤ 

K = VS 

) VDS 

⎢1− 

exp ⎜ 

⎜− 

⎟ 

⎟⎥ 

. (4.53) 

l ⎣ ⎝ ξ ⋅vT 

⎠⎦ 

Aus (4.53) erhält man den Diffusionsstrom, wenn der Diffusionskoeffizient mit der Einsteinrelation 

durch die Beweglichkeit µ n ersetzt wird. Damit folgt für den Drainstrom in schwacher 

Inversion (Subthreshold-Strom): 

I 

D 

2 

w v 

⎡ ⎛ ⎞⎤ 

T 2⋅ 

ε Si ⋅q 

⋅ N A VGS 

−VTS 

VDS 

= ⋅ 

⋅ 

⋅ ⎢ − ⎜ 

⎜− 

⎟ 

, ST kn 

exp( ) 1 exp ⎥ . (4.54) 

l 2C'ox 

2⋅ 

Φ F ξ ⋅vT 

⎣ ⎝ ξ ⋅vT 

⎠⎦ 

1 2⋅ 

ε Si ⋅q 

⋅ N A 

mit ξ = 1+ 

⋅ 

. (4.54a) 

2C' 

2⋅ 

Φ 

ox 

F 

Der Faktor ξ liegt größenordnungsmäßig zwischen 1 und 2, so daß der Subthreshold-Strom 

für VDS > 100mV unabhängig von V DS wird. Die exponentielle Abhängigkeit des Subthreshold-Stroms 

von der Gate-Source-Spannung zeigt Abbildung 4.21 für unterschiedliche Substratspannungen. 

Etwa 60 mV Änderung der Gate-Source-Spannung ergibt eine Änderung des 

Subthreshold-Stroms um eine Größenordnung. Beim Entwurf digitaler Schaltungen muß be- 


ITEM


rücksichtigt werden, daß aufgrund des Subthreshold-Stroms im Aus-Zustand nicht unzulässig 

hohe Leckströme entstehen. 

10 -5 

10 -6 

10 -7 

10 -8 

10 -9 

10 -10 

Abbildung 4.21: Subthreshold-Strom 

I D,ST/A 

0 1 3 

1 2 3 

V SB/V 

V GS/V 

4.9.6 MOSFET-Abbruch 

Durchbruch des Gate-Oxids: Bei Überschreiten der Durchbruchfeldstärke des Gate-Oxids 

6 

von etwa 6 ⋅10 

V/cm wird das Gateoxid und damit der Transistor bleibend geschädigt. Wegen 

möglicher Defekte im Oxid, die die Durchbruchfeldstärke reduzieren, wird mit einem 

6 

Sicherheitsfaktor von etwa 3 gerechnet, so daß 2 ⋅10 

V/cm zulässig sind. Dies ergibt bei einem 

Gateoxid von 50 nm Dicke eine zulässige Gatespannung von 10 V. 

Avalanche-Abbruch: Bei hoher Drain-Source-Spannung kann es zur Avalanche-Generation 

in der Raumladungszone am Drain kommen. Die dabei entstehenden und in das Substrat injizierten 

Löcher können das Potential des Substrats in der Nähe des Source-Übergangs so anheben, 

daß der Source-Übergang Elektronen in das Substrat injiziert. Die Wirkung des lateralen 

npn-Transistors, der durch die beiden benachbarten n-Gebiete von Source und Drain gebildet 

wird, kann den Abbruch-Effekt zusätzlich verstärken. 

Punch-Through: Bei kurzen Transistoren ( < 1µ 

m ) weitet sich die RLZ des Drain-Übergangs 

bei hohen Drain-Source-Spannungen über die gesamte Kanallänge aus. Bei Berührung mit der 

RLZ des Source-Übergangs wird die Barriere zwischen Source und Drain vollständig abgebaut, 

und es treten sehr hohe Ströme zwischen Drain und Source auf. 


ITEM


4.10 Dynamisches Großsignalmodell des MOS-Transistors 

Das Großsignalmodell wird der Übersichtlichkeit halber im folgenden hierarchisch aufgebaut. 

Das Gate-Kanal-Modell beschreibt die eigentliche Transistorfunktion der Bildung und 

Steuerung des Kanalstroms und der damit verbundenen Ladungen bzw. Kapazitäten. Das Gatemodell 

wird in ein äußeres Modell eingebettet, das die parasitäre Wirkung der Source- und 

Draingebiete beschreibt. Im äußeren Modell (s. Abbildung 4.22) sind folgende Effekte berücksichtigt: 

CGSO, CGDO 

CSSA , CDSA 

CSSL , CDSL 

DS, DD 

RS, RD 

Überlappkapazitäten zwischen Gate und Source- bzw. Draingebiet 

Sperrschichtkapazität pro Bodenfläche von Source- und Draingebiet 

Sperrschichtkapazität pro Länge des Umfangs von Source und Drain 

pn-Übergang von Source und Drain (Sperrströme) 

Bahnwiderstand von Source und Drain 

Die Sperrschichtkapazitäten von Source und Drain werden in einen Boden- und einen 

Umfanganteil aufgeteilt. Hierdurch werden die unterschiedlichen Kapazitätswerte, die durch 

die inhomogene Dotierung verursacht sind, berücksichtigt. 

D S 

C SSL 

R S 

S 

C GSO 

S' 

G 

B 

CGDO 

C SSA C DSA 

Abbildung 4.22: Äußeres Modell mit parasitären Effekten 

Gate-Kanal-Modell 

Das Gate-Kanal-Modell (Abbildung 4.23) beschreibt den Drainstrom gemäß der quasistationären 

Theorie aus Gleichung (4.37) und folgende. Gate-, Kanal- und Depletionladungen sind 

arbeitspunktabhängig und werden als spannungsabhängige Kapazitäten beschrieben. 

Abbildung 4.24 zeigt qualitativ die Abhängigkeit der Kapazitäten von der Gate-Source- 

Spannung für konstante Drain-Source-Spannung. Für VGS < VFB ist der Transistor gesperrt 

und im Anreicherungszustand. In diesem Fall ist lediglich die Gate-Bulk-Kapazität CGB = Cox 

wirksam. Im Sättigungsbereich (0 < VGS - VT0 < VDS) ist eine Inversionsschicht vorhanden, 

die mit Source leitend verbunden ist. Es sind nun die Kapazitäten CGS und CSB wirksam. Im 


ITEM 

D' 

D 

R D 

C DSL 

D D


Triodenbereich ist der Kanal auch mit Drain leitend verbunden. Somit treten die zusätzlichen 

Kapazitäten CGD und CDB auf. 

S' 

C GS 

C SB 

C GB 

Abbildung 4.23: Das Gate-Kanal-Modell 

C OX 

C 

C GB 

G 

I D(V GS',V DS',V SB') 

B 

C DB 

C GD 

S D S D S D 

C C SB 

SB CDB Akkumulation 

V FB 

Sperrbereich Sättigungsbereich Triodenbereich 

Verarmung 

C GB 

Inversion 

V TS 

C GS 

C SB 

C GS 

C GS 

V TS + V DS 

Abbildung 4.24: Spannungsabhängigkeiten der Kapazitäten des Gate-Kanal-Modells 


ITEM 

C GD 

D' 

C DB 

CGD 

V GS


4.11 Kleinsignal-Ersatzschaltbild des MOS-Transistors 

Für hinreichend niedrige Frequenzen ergibt sich das Kleinsignalmodell des MOS-Transistors 

aus der Reihenentwicklung des stationären Drainstroms nach dem Gate-Kanalmodell. Die 

Vorgehensweise ist entsprechend wie beim Kleinsignalmodell des Bipolartransistors in Kapitel 

3.8. 

mit 

i = g ⋅v 

+ g ⋅v 

+ g ⋅V 

D 

g 

g 

g 

m 

mB 

DS 

m 

GS 

mB 

BS 

DS 

DS 

, (4.55) 

∂I 

D 

= ( )' , Übertragungsleitwert (Steilheit), (4.55a) 

∂V 

GS 

∂I 

D ∂I 

D 

= ( )'= 

−( 

)' , Substratsteilheit, (4.55b) 

∂V 

∂V 

BS 

SB 

∂I 

D 

= ( )', 

Ausgangsleitwert. (4.55c) 

∂V 

DS 

Soll das Kleinsignalmodell für höhere Frequenzen gültig sein, werden Sperrschichtkapazitäten, 

parasitäre Kapazitäten, Gatekapazitäten und Bahnwiderstände des äußeren Modells und 

des Gate-Kanalmodells hinzugefügt. Die nichtlinearen Kapazitäten werden dabei jeweils 

durch ihren Wert im Arbeitspunkt ersetzt. Abbildung 4.25 zeigt das vollständige Kleinsignalmodell 

des MOS-Transistors. Zur Vereinfachung sind in der Abbildung parallelgeschaltete 

Kapazitäten zusammengefaßt. 

Für Kleinsignalanwendungen wird der MOS-Transistor in der Regel im Sättigungsbereich 

betrieben. Es soll daher lediglich das Kleinsignalmodell im Sättigungsbereich untersucht werden. 

Unter Berücksichtigung der Kanallängenmodulation ergibt sich der Drainstrom gemäß 

Gleichung 4.44 zu 

β 

I DS = ⋅ GS TS λ ⋅ 

2 

2 ( V −V 

) ⋅ ( 1+ 

V ) 

Daraus folgt für die Kleinsignalparameter: 

DS 

∂I 

( (4.56) 

( VGS 

−VTS 

) ( 1+ 

λ ⋅VDS 

) ≈ β ( VGS 

−VTS 

) = I D 

D 

g m = )'= 

β 2β 

⋅ 

∂VGS 

∂I 

∂I 

∂V 

γ 

= ( )'= 

( )'⋅( 

)' 

χ (4.57) 

. 

( VGS 

−VTS 

) = g m 

D 

D TS 

g mB 

≈ β 

⋅ 

∂VBS 

∂VTS 

∂VBS 

2 ⋅ VSB 

+ 2Φ 

F 

DS 

D 

mit 

χ = 

2 ⋅ 

γ 

V + 2Φ 

SB 

g = λ ⋅ I 

(4.58) 

Gleichung 4.57 zeigt, daß das Bulk-Potential ebenso wie das Gate-Potential den Drain-Strom 

steuert, wobei der Faktor χ im Bereich größenordnungsmäßig um 0,1 liegt. Bei integrierten 

Schaltungen kann die Ansteuerung über den Bulk-Kontakt, der auch als Back-Gate bezeichnet 

wird, wegen des gemeinsamen Bulk-Kontakts aller Transistoren nicht genutzt werden. In 

der Regel liegt Bulk auf einem festen Potential. Liegt Source ebenfalls auf festem Potential, 


ITEM 

F


ist g unwirksam. Ist das Source-Potential jedoch wie z.B. beim Sourcefolger variabel, kann 

g mB 

mB 

nicht vernachlässigt werden. 

G 

v' GS 

C GD 

C GS 

g mv' GS 

D 

S 

r D 

g mbv' BS 

Abbildung 4.25: Kleinsignal-Ersatzschaltbild des MOS-Transistors 

4.12 Frequenzverhalten des MOS-Transistors 

Zunächst soll die Transitzeit untersucht werden, das ist die Zeit, die ein Ladungspaket für die 

Strecke von Drain nach Source im Kanal benötigt. Dies entspricht der Signallaufzeit im Kanal. 

Unter der Annahme, daß sich die Ladungsträger im Kanal mit der maximalen Driftge- 

7 

schwindigkeit ≈ 10 cm s bewegen, ergibt sich für die Transitzeit eines Transistors mit 

v sat 

einer Kanallänge l = 1µ 

m : τ t = l vsat 

≈ 10 ps . Dies entspricht einer maximalen Signalfrequenz 

von etwa 100 GHz, einem Wert, der erheblich über den gemessenen Grenzfrequenzen 

liegt. Offensichtlich hat die Transitzeit keinen Einfluß auf das Frequenzverhalten. Dieses wird 

vielmehr durch die Ladezeit der Kapazitäten bestimmt. 

Entsprechend wie beim Bipolartransistor (vgl. Kap. 3.6.2) wird die Transitfrequenz als die 

Frequenz bestimmt, bei der die Kurzschlußstromverstärkung betragsmäßig zu 1 wird. 

Abbildung 4.26 zeigt das aus Abbildung 4.25 abgeleitete Kleinsignalersatzschaltbild. Dabei 

wurden die Bahnwiderstände und die Substratkapazitäten vernachlässigt. Der Ausgangsleitwert 

g DS ist wegen des Kurzschlusses unwirksam. Eingangs- und Kurzschlußstrom ergeben 

sich damit zu 

I = jω 

( C + C ) ⋅V 

, 

i 

GS 

I = g ⋅V 

. 

k 

m 

Die Bedingung für die Transitfrequenz lautet 

GS 

GD 

GS 


ITEM 

r S 

g DS 

C DB 

C SB 

v' BS 

B


I 

I 

k 

i 

= 

j2π 

⋅ f 

T 

g 

m 

⋅ ( C 

⋅V 

GS 

GS 

+ C 

Damit ergibt sich die Transitfrequenz zu 

f 

T 

G 

GD 

) ⋅V 

GS 

= 1 

g m 

= . (4.59) 

2π ⋅ ( CGS 

+ CGD 

) 

V GS 

I i 

C GD 

C GS gmV GS 

Abbildung 4.26: Kleinsignalersatzschaltbild zur Bestimmung der Transitfrequenz 

In der Regel kann die Gate-Drain-Kapazität gegenüber der Gate-Source-Kapazität vernachlässigt 

werden. Wird die Gate-Source-Kapazität mit der Oxidkapazität abgeschätzt 

CGS ox 

≈ C '⋅w 

⋅l 

ergibt sich mit (4.56) und mit (4.40) 

f 

T 

β ⋅ ( VGS 

−VTS 

) µ n ⋅ ( VGS 

−V 

≈ 

= 

2 

2π 

⋅C 

'⋅w 

⋅l 

2π 

⋅l 

ox 

TS 

I k 

(4.60) 

) 

. (4.61) 

Die Transitfrequenz ist demnach umgekehrt proportional zum Quadrat der Kanallänge. Für 

hochfrequente Anwendungen sollten daher minimal kurze Transistoren verwendet werden. 

2 

Bei einer mittleren Elektronenbeweglichkeit µ ≈ 400cm 

Vs ergibt sich für einen Transistor 

n 

der Gatelänge l = 2µ 

m bei einer effektiven Gatespannung V − = 1V 

eine abgeschätzte 

Transitfrequenz fT ≈ 1, 

6GHz 

. Dieser Wert liegt um Größenordnungen unter dem Wert der 

Grenzfrequenz, die aus der Transitzeit abgeleitet wurde. 

4.13 CMOS-Technologie 

Historisch gesehen wurden digitale MOS-Schaltungen zunächst in PMOS-Schaltungstechnik 

realisiert. Der Grund lag darin, daß mit Aluminium-Gates keine positiven Schwellenspannungen 

realisiert werden konnten. Mit der möglichen Realisierung von Poly-Silizium-Gates wurde 

dieser Nachteil behoben. Die PMOS-Schaltungstechnik wurde, wegen der höheren 

Grenzfrequenz von NMOS-Transistoren, durch die NMOS-Schaltungstechnik abgelöst. Heute 

hat sich, wegen ihrer inhärenten Vorteile (geringe Verlustleistung, hoher Störabstand, etc.), 

die CMOS-Schaltungstechnik weitgehend durchgesetzt. Der überwiegende Marktanteil 

digitaler Schaltungen wird in CMOS-Technik angeboten. CMOS steht dabei für 

„Complementary MOS“, ein Hinweis darauf, daß beide Polaritäten der MOS-Transistoren 

eingesetzt werden. 


ITEM 

GS 

V TS


Geht man, wie im Fall der NMOS-Technik, von einem p-dotierten Substrat aus, so erfordert 

die Realisierung von PMOS-Transistoren n-dotierte Gebiete (n-Wannen), die mit einer zusätzlichen 

Wannen-Diffusion eingebracht werden. Abbildung 4.27 zeigt symbolisch im Querschnitt 

die n-Wannen-Realisierung einer CMOS-Schaltung. Das p-Substrat ist über eine p + - 

Diffusion mit dem niedrigsten Potential der Schaltung (VSS) verbunden und liefert damit ein 

festes Bulk-Potential für die NMOS-Transistoren. Die n-Wanne ist über eine n + -Diffusion mit 

dem höchsten Potential der Schaltung (VDD), als festes Bulk-Potential für die PMOS- 

Transistoren der Wanne, verbunden. 

V DD 

S 

�� 

�� 

�� 

�� 

V I 

V O 

G G 

D D S 

�� 

�� 

�� 

n+ p+ p+ n+ n+ p+ 

PMOS-Transistor 

n-Wanne 

p-Substrat 

�� 

NMOS-Transistor 

Abbildung 4.27: n-Wannen-Realisierung einer CMOS-Schaltung 

Die n-Wannen-Realisierung hat den Nachteil, daß die Beweglichkeit der Löcher im Kanal der 

PMOS-Transistoren durch die zusätzliche Wannen-Dotierung verringert wird. Wegen der 

gegenüber den Elektronen niedrigeren Beweglichkeit der Löcher, wird das Ungleichgewicht 

der Schaltgeschwindigkeit zwischen NMOS- und PMOS-Transistoren hierdurch zusätzlich 

vergrößert. Günstiger ist in dieser Hinsicht die p-Wannen-Realisierung, wie sie in Abbildung 

4.28 dargestellt ist. Es gibt eine Vielzahl weiterer Realisierungen von CMOS-Schaltungen. 

Beispiele hierfür sind u.a.: 

- Doppelwannen-Prozeß, bei dem sowohl p- als auch n-Wannen realisiert werden, 

- Dielektrische Isolierung der Wannen durch oxidgefüllte Gräben, Trench-Isolation, 

- Getrennte p- und n-dotierte Gebiete auf isolierendem Substrat, SOI: Silicon on Insulator), 

etc. 


ITEM 

V SS


V SS 

S 

V I 

V O 

G G 

D D S 

�� 

�� 

�� 

�� 

�� 

p+ n+ n+ p+ 

p+ 

NMOS-Transistor 

p-Wanne 

n-Substrat 

PMOS-Transistor 

Abbildung 4.28: p-Wannen-Realisierung einer CMOS-Schaltung 

4.13.1 Latch-Up-Effekt 

Ein grundsätzliches Problem der CMOS-Technik war der sogenannte „Latch-Up-Effekt“, der 

heute weitgehend durch Schutzmaßnahmen beherrscht wird. Abbildung 4.29 zeigt am Beispiel 

eines p-Wannen-Prozeß, daß an den Wannengrenzen parasitäre Bipolartransistoren entstehen, 

die zu einer Vierschichtstruktur (Thyristorstruktur) verschaltet sind. In der p-Wanne 

entsteht ein vertikaler npn-Transistor. Der Emitter wird durch eine Source- oder Draindiffusion 

gebildet. Die Wanne bildet die Basis, die über den Bahnwiderstand Rw mit dem Substratanschluß 

der Wanne, d.h. mit VDD verbunden ist. Der Kollektor wird duch das Substrat gebildet, 

das gleichzeitig Basis des pnp-Transistors ist. Am Wannenrand bildet sich im Substrat ein 

lateraler pnp-Transistor. Der Emitter wird hierbei von einer Source- oder Draindiffusion gebildet. 

Die Basis ist über den Bahnwiderstand RS mit dem Substratkontakt, d.h. mit VSS verbunden. 

Der Kollektor wird durch die p-Wanne gebildet, die gleichzeitig die Basis des npn- 

Transistors darstellt. Abbildung 4.30 zeigt schematisch die Verschaltung der beiden parasitären 

Transistoren zu einer Thyristorstruktur. 

Im normalen Betriebszustand sind beide Transistoren gesperrt. Durch dynamische Vorgänge 

können Spannungsabfälle an den Bahnwiderständen entstehen, die dazu führen, daß die Basis-Emitterstrecke 

des jeweiligen Transistors leitfähig wird. Der Kollektorstrom dieses Transistors 

steuert die Basis des anderen Transistors an, der wiederum die Basisansteuerung des 

ersten Transistors erhöht. Erfüllt das Produkt der Stromverstärkungen der beiden Transistoren 

die Bedingung β npn ⋅ β pnp > 1 tritt Mittkopplung ein. Der Thyristor schaltet ein und hält sich 

selbst. Es fließt ein Kurzschlußstrom zwischen VDD 

und VSS der zu einer Fehlfunktion der 

Schaltung oder zur thermischen Zerstörung der Schaltung führen kann. Der Latch-Up-Effekt 

kann beispielsweise ausgelöst werden durch hohe Verschiebungsströme, bewirkt durch 

schnelle Spannungsänderungen an Signalknoten, Injektion von Ladungsträgern durch Überschreiten 

der Betriebsspannung an Eingangsknoten, Ladungsträgergeneration durch Strahlung, 

u.a. 


ITEM 

n+ 

V DD


Abbildung 4.29: Latch-Up-Effekt 

RS 

Substrate 

n-Source 

VDD 

T 2 

V SS 

T 1 

p-Source 

p-Well 

Abbildung 4.30: Schematische Darstellung des parasitären Thyristors 

Die Maßnahmen zur Vermeidung des Latch-Up-Effekts bestehen in einer Reduzierung der 

Bahnwiderstände und der Stromverstärkungen der Transistoren. Letzteres wird ideal erreicht, 

wenn die Wannenränder dielektrisch isoliert werden (Trench-Isolation oder SOI). Eine Reduktion 

der Stromverstärkungen wird erreicht, wenn die Transistoren hinreichend weit entfernt 

von den Wannenrändern plaziert werden. Durch p + -Schutzringe um die Transistoren in 

der p-Wanne wird die Injektion von Elektronen zum n-Substrat oder zur n-Wanne reduziert, 

womit die Stromverstärkung der parasitären npn-Transistoren reduziert wird. Zusätzlich wird 

der Bahnwiderstand der Wanne reduziert, wenn der Schutzring häufig mit der Versorgungsleitung 

VSS kontaktiert wird. Abbildung 4.31 zeigt einen Schutzring um einen symbolisch 

dargestellten NMOS-Transistor. Entsprechende komplementäre Schutzringe können um die 

PMOS-Transistoren angeordnet werden. Alle derartigen Maßnahmen erhöhen den Flächenaufwand 

oder machen eine komplexere Herstellungstechnologie erforderlich. Heutige CMOS- 

Schaltungen sind durch derartige Maßnahmen weitgehend gegen den Latch-up-Effekt gesichert. 


ITEM 

R W


p + 

p-Wanne 

Poly 

n + n + 

n-Substrat 

Abbildung 4.31: Schutzring zur Vermeidung des Latch-up-Effektes 

4.13.2 Bipolartransistoren in CMOS 

Bei der Betrachtung des Latch-Up-Effekts wurden parasitäre bipolare Transistoren festgestellt, 

die natürlich gezielt eingesetzt werden können. Bei einem n-Substrat bildet die p- 

Wanne die Basis eines npn-Transistors, dessen Emitter von einer Source- oder Draindiffusion 

gebildet wird. Entsprechend ergeben sich pnp-Transistoren bei n-Wannen in einem p- 

Substrat. Alle so realisierten Transistoren haben einen gemeinsamen Kollektor, der vom Substrat 

gebildet wird. Die Stromverstärkung dieser Transistoren ist wegen der großen Basisweite 

begrenzt. Sie können jedoch effizient für Band-Gap-Referenzschaltungen oder für Ausgangsstufen 

höherer Leistung genutzt werden. 

4.14 BiCMOS-Technologie 

CMOS-Schaltungen sind sehr kompakt, bieten jedoch, verglichen mit bipolaren Schaltungen, 

geringere Ausgangsleistungen, niedrigere Taktfrequenzen und geringere Grenzfrequenzen. 

Bipolare Schaltungen sind dagegen sehr flächenaufwendig. Eine Kombination aus beiden 

Techniken erfordert ein deutlich komplexeres Herstellungsverfahren, bietet allerdings auch 

die Nutzung sämtlicher Vorteile. Diese Technik wird als BiCMOS (Bipolar-CMOS) bezeichnet. 

In der Regel wird ein existierender CMOS-Prozeß durch Prozeßschritte ergänzt, die eine 

Realisierung von npn-Transistoren ermöglicht. Abbildung 4.32 zeigt lediglich beispielhaft 

und symbolisch eine BiCMOS-Schaltung realisiert in einem Doppelwannenprozeß. PMOS- 

und Bipolartransistoren werden in n-Wannen realisiert, die mit einem Burried-Layer versehen 

sind. Die NMOS-Transistoren werden entsprechend in p-Wannen realisiert. Moderne BiC- 

MOS-Prozesse nutzen flache, ionen-implantierte Bipolartransistoren, Oxidisolation, etc. 

BiCMOS-Schaltungen bieten insbesondere attraktive Lösungen, wenn Schaltungen analoge 

und digitale Schaltungsteile besitzen. 


ITEM 

V SS


S D D 

S 

�� 

�� 

�� 

�� 

�� 

p+ p+ n+ n+ 

n-Wanne 

p-Wanne 

Abbildung 4.32: BiCMOS-Struktur 

n + -Burried-Layer 

p - -Substrat 

B E 

C 

p n+ 

n-Wanne 

n+ 

4.15 Passive Komponenten in MOS-Schaltungen 

Für Induktivitäten ergeben sich die bereits in Kapitel 3.9 erwähnten starken Restriktionen wie 

bei bipolaren Technologien. Wegen der fehlenden Isolationsdiffusion sind pn-Dioden lediglich 

als Substratdioden mit der Source/Drain-Diffusion realisierbar, die damit immer mit VDD 

oder VSS verknüpft sind. 

4.15.1 Widerstände 

Diffundierte Widerstände können mit der Source-/Draindiffusion jeweils für NMOS oder 

PMOS realisiert werden. Diese entsprechen den diffundierten Widerständen in der bipolaren 

Technik (Kap. 3.9). 

Moderne MOS-Techniken verfügen über mindestens eine Polysiliziumschicht mit Schichtwiderständen 

im Bereich von 20 bis 80Ω/�. Die absolute Abweichung ist wegen der Prozeßtoleranzen 

verhältnismäßig groß. Die relativen Toleranzen entsprechen etwa denen der diffundierten 

Widerstände. 

Die Wannen können wegen ihrer geringen Dotierung als Widerstände mit hohem Schichtwiderstand 

(≈10kΩ/�) verwendet werden. Nachteilig ist die hohe Toleranz und der relativ hohe 

Temperaturkoeffizient. 

MOS-Transistoren können Widerstände ersetzen. Der Schichtwiderstand ist dann allerdings 

von der Gatespannung abhängig. Nachteilig ist die Nichtlinearität. 

4.15.2 Kondensatoren 

In der MOS-Technik spielen Kapazitäten eine wesentlich bedeutendere Rolle als in der Bipolartechnik. 

Wegen der hohen Eingangsimpedanz von MOS-Transistoren können Ladungen, 

die auf Kondensatoren gespeichert sind, nahezu ohne Ladungsverlust abgetastet werden. Dies 

ergibt Schaltungstechniken, die in bipolarer Technik nicht realisierbar sind. Beispiele dafür 

sind dynamische Schaltungen und die dazugehörenden dynamischen Speicher. Hier wird die 

Information auf Kapazitäten als Ladung gespeichert. Ein weiteres Beispiel hierfür sind Schalter-Kondensator-Schaltungen 

(Switch-Capacitor, SC-Schaltungen), bei denen Kondensatoren 

die traditionellen Aufgaben von Widerständen übernehmen. In diesen Fällen genügen sehr 

kleine Kapazitäten von einigen 10 fF, die entsprechend wenig flächenaufwendig sind. Oft 

reichen die sog. Knotenkapazitäten, das sind parasitäre Kapazitäten von Leitungen und die 

Gatekapazitäten der folgenden Transistoren. 

Moderne CMOS-Technologien verfügen über zwei Polysilizium-Schichten, die durch eine 

Oxidschicht getrennt sind, deren Dicke mit der des Gateoxids vergleichbar ist. Der Kapazitätsbelag 

dieser Poly-Poly-Kondensatoren, deren Struktur in Abbildung 4.33 dargestellt ist, 


ITEM


beträgt 1 bis 2 fF/µm 2 bei einer Durchbruchspannung von 30 bis 50V. Problematisch bei dieser 

Struktur sind die parasitären Kapazitäten der Elektroden. Die parasitäre Kapazität der 

Elektrode „Poly1“, die im wesentlichen zum Substrat wirkt, kann bis zu 30% der erwünschten 

Kapazität betragen. Die absolute Toleranz beträgt bis zu 30% und resultiert aus der Variation 

der Oxiddicke. Die relative Toleranz ist sehr gering und liegt unterhalb von 1%. 

Poly1 

Abbildung 4.33: Poly-Poly-Kondensator 

C 

Steht lediglich eine Polyschicht zur Verfügung, können andere kapazitive Strukturen mit einer 

zusätzlichen Maske erzeugt werden. Gatekondensatoren wie im bipolaren Fall (vgl. Kap. 

3.9) sind ohne Zusatzaufwand nicht möglich, da die Source-/Draindiffusion durch die Polyschicht 

maskiert wird. Entweder wird mit einer zusätzlichen Maske eine hochdotierte n- oder 

p-Schicht unter der Polyelektrode erzeugt. Dies resultiert in einer Struktur die den 

Gatekondensatoren entspricht. Alternativ wird mit einer zusätzlichen Maske eine dünne 

Oxidschicht zwischen Poly und der Metallisierung erzeugt. Dies ergibt Kapazitäten mit 

vergleichbaren Eigenschaften wie die der Poly-Poly-Kondensatoren. 

Zuletzt können MOS-Transistoren als Kondensatoren verwendet werden. Wegen der Variation 

des Oberflächenpotentials mit der Gatespannung ist die Kapazität stark spannungsabhängig, 

d.h., daß diese Kondensatoren nur in unkritischen Fällen eingesetzt werden können. 

4.16 Parameter eines 0,8µm-CMOS-Prozesses 

In den folgenden Tabellen werden exemplarisch und auszugsweise Parameter eines modernen 

n-Wannen-CMOS-Prozesses mit einer minimalen Gatelänge von 0,8µm angegeben (Stand 

1998). Sie sollen in den folgenden Kapiteln die Möglichkeit bieten, den Einfluß dieser 

Parameter realistisch abzuschätzen. 


ITEM 

SiO 2 

Poly1



15 

Substratdotierung ND, NA 25⋅ 10 

−3 

cm 

Dicke des Gateoxids t 16 nm 

ox 

Abbruchspannung des Gateoxids BV 14 V 

ox 

Dicke des Feldoxids t 0,5 µ m 

Fox 

Tiefe des n + pn-Übergangs x 0,4 µ m 

Jn 

Schichtwiderstand n + R 25 n 

Ω/� 

Tiefe des p + pn-Übergangs x 0,4 µ m 

Jnp 

Schichtwiderstand p + R 40 p 

Ω/� 

Tiefe des pn-Übergangs der n-Wanne x 3,5 µ m 

JWn 

Schichtwiderstand n-Wanne R 1,2 nWell 

kΩ/� 

Dicke Poly1 t 0,4 µ m 

Poly1 

Schichtwiderstand Poly1 R 23 Poly1 

Ω/� 

Zulässige Stromdichte Poly1 J 0,6 Poly1 

mA µ m 

Dicke Poly2 t 0,28 µ m 

Poly2 

Schichtwiderstand Poly2 R 27 Poly 

Ω/� 

Zulässige Stromdichte Poly2 J 0,45 Poly2 

mA µ m 

Oxiddicke zwischen Poly1 und Poly2 t 20 nm 

Pox 

Abbruchspannung des Oxids zwischen Poly1 und Poly2 BV 30 V 

Pox 

Dicke Metall1 t 0,6 µ m 

Met1 

Schichtwiderstand Metall1 R 0,07 Met1 

Ω/� 

Zulässige Stromdichte Metall1 J 0,9 Met1 

mA µ m 

Dicke Metall2 t 1 µ m 

Met2 

Schichtwiderstand Metall2 R 0,04 Met2 

Ω/� 

Zulässige Stromdichte Metall2 J 1,5 Met2 

mA µ m 

Tabelle 4.1: Technologische Parameter 


ITEM



Schwellenspannung für w/l = 20/20 V 0,8 V 

T 020 / 20N 

Temperaturkoeffizient der Schwellenspannung TC -1,4 mV/K 

VT 0 N 

Verstärkungsfaktor n k 100 2 

µ A V 

Substratfaktor γ 0,7 n 

V 

Tabelle 4.2: Elektrische Parameter des NMOS-Transistors 


Schwellenspannung für w/l = 20/20 V -0,75 V 

T 020 / 20P 

Temperaturkoeffizient der Schwellenspannung TC 1,78 mV/K 

VT 0 P 

Verstärkungsfaktor p k 36 2 

µ A V 

Substratfaktor γ 0,45 p 

V 

Tabelle 4.3: Elektrische Parameter des PMOS-Transistors 


Gateoxid ox C 2,2 2 

fF µ m 

Gate-S-/D-Überlappkapazität C 0,35 GSD0 

fF µ m 

n-S/D-Diffusion, Flächenanteil der Sperrschichtkapazität Jn0 

2 

C 0,29 fF µ m 

n-S/D-Diffusion, Peripherieanteil der Sperrschichtkapazität C 0,23 Jnsw0 

fF µ m 

p-S/D-Diffusion, Flächenanteil der Sperrschichtkapazität Jp0 

2 

C 0,49 fF µ m 

p-S/D-Diffusion, Peripherieanteil der Sperrschichtkapazität C 0,21 Jpsw0 

fF µ m 

2 

Poly über Feldoxid, Flächenanteil C 0,07 PFox 

fF µ m 

Poly über Feldoxid, Peripherieanteil C 0,05 PFoxp 

fF µ m 

2 

Metall1 über Poly1, Flächenanteil C 0,05 MP 

fF µ m 

2 

Poly2 über Poly1, Flächenanteil C 1,8 Pox 

fF µ m 

2 

Poly2 über Poly1, Peripherieanteil C 0,2 Poxp 

fF µ m 

Tabelle 4.4: Kapazitätsbeläge 


ITEM

Prof. Dr.-Ing. R. Laur - Universität Bremen

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