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In Abbildung 1 ist der gesamte Equalizer
mit zwei Halbband-Filterstufen dargestellt.
Jedes der drei Bänder wird mit einem
Koeffizienten (K_Low, K_Mid und K_High)
multipliziert. Das Ausgangssignal y[.] ergibt
sich aus der Summe der drei gewichteten
Teilbänder. Stehen alle drei Koeffizienten auf
eins, so wird das Ausgangssignal y[.] gleich
dem Eingang x[.]. Ist ein Koeffizient größer
als eins, so wird das betreffende Band verstärkt.
Ist er kleiner, so wird das Band gedämpft.
Werkzeugkette
Der Equalizer wurde mit Hilfe von MAT-
LAB entwickelt, simuliert und verifiziert.
Dabei werden Audio Files (zum Beispiel im
WAV-Format) in die Simulationsumgebung
eingelesen, durch den Algorithmus geschickt
und anschließend abgespielt. Dies geschieht
nicht in Echtzeit aber doch schnell genug,
damit auf diese Weise die Parameter des Algorithmus
bequem optimiert werden können.
Als nächstes - und dies ist zugleich der eigentliche
Start des FPGA-Designs - ist zu verifizieren,
ob der Algorithmus auch bei bitgenauer
Rechnung die Anforderungen erfüllt.
Xilinx bietet für diesen Zweck ein
Blockset für Simulink an. Die betreffenden
Blöcke sind bezüglich Zahlendarstellung,
Wortbreite, Überlauf- und Rundungsverhalten
etc. konfigurierbar und rechnen entsprechend
bitgenau.
Man beachte, dass bei der Addition von
zwei Fixkomma-Zahlen ein zusätzliches Bit
entstehen kann. Bei der Multiplikation kann
gar ein Resultat mit nahezu der doppelten
Länge entstehen. Das heißt, dass im Verlauf
des Algorithmus die Wortbreite tendenziell
immer größer wird. Da am Ende der Berechnungen
das Resultat wieder mit beispielsweise
16 Bit vorliegen soll, müssen die Zahlen
unterwegs in sinnvoller Weise begrenzt
oder gerundet werden. Dies erfordert etwas
Fingerspitzengefühl, respektive ingenieurtechnische
Intuition. Aufgrund seiner Flexibilität
eignet sich das Xilinx Blockset hervorragend
für diese Aufgabe.
Anwendungen
Abb. 1: Digitaler Equalizer mit drei Bändern
Es muss erwähnt werden, dass sich im
Prinzip Simulink mit dem Xilinx Blocksets
bereits für die Algorithmen-Entwicklung anbieten
würde. In der Praxis zeigt sich aber,
dass infolge der bitgenauen Rechnung die Simulation
mit Xilinx-Blöcken länger dauert
als mit MATLAB.
Am Ende liegt der digitale Equalizer als
Simulink-Modell vor. Dank der bit-genauen
Beschreibung verhält er sich genau so, wie er
später auf dem FPGA laufen soll.
Generierung von VHDL-Code
Nun kommt die zweite wichtige Eigenschaft
der Xilinx-Blöcke ins Spiel: Sie lassen
sich nämlich direkt nach VHDL übersetzen.
Diese Aufgabe übernimmt der sogenannte
System Generator von Xilinx. Dabei übersetzt
er nicht bloß die einzelnen Blöcke, sondern
das gesamte Simulink-Modell und erzeugt
daraus einen FPGA Projekt-Ordner.
Dieser wiederum kann mit Hilfe der FPGA-
Entwicklungssoftware geöffnet und weiter
verarbeitet werden. Die gesamte Toolchain
ist in Abbildung 2 dargestellt.
Abb 2: Werkzeugkette der FPGA-Entwicklung
Zu beachten ist, dass der System Generator
ausschliesslich Blöcke aus dem Xilinx
Blockset übersetzen kann.
Abbildung 3 zeigt einen der Halbband
Filter, realisiert mit den Xilinx Blöcken. Man
erkennt die für einen IIR Filter typischen
Verzögerungsketten (ganz links und rechts)
sowie fünf Multiplizierer und vier Addierer.
Der System Generator wird später die Multiplizierer
erkennen und sie den auf dem gewählten
Chip vorhandenen Hardware-Multiplizierern
zuordnen. Durch Anklicken eines
Blocks erhält man das Konfigurationsmenu.
MATLAB
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