Beispiel

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 1. . .
V H D L
Tim Köhler
April 2005

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 2. . .
Übersicht
1. Einleitung
2. Syntax
3. Spezielle Probleme
4. Beispiel
5. Ausblick

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 3. . .
VHDL
– VHDL : VHSI Hardware Description Language
Very High Speed IC Hardware Description Language
– 1983 vom amerikanischen DoD initiiert
– 1987 als IEEE 1076 normiert
– 1993, 2000 Überarbeitungen
– Erweiterungen, z.B. 1999 AMS (Analog and Mixed Signal)
Zweck:
– Beschreibung/Design von (digitalen) Systemen
– Simulation von (digitalen) Systemen

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 4. . .
Entwurfsparadigmen
– Hierarchie (Unterteilung in Komponenten)
– Modelle (unterschiedliche Beschreibungsebenen): Verhalten, Struktur,. . .
– Datenhaltung (Wiederverwendung, Herstellerbibliotheken)
– Design-Alternativen (u.a. Trennung von Schnittstelle und Implementation)
. . . (mehr im Vortrag Übersicht/Entwurfsablauf)

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 5. . .
Syntax: Hello World!
01
02 -- ‘‘Hello World!’’ in VHDL
03
04 library IEEE;
05 use ieee.std logic 1164.all; -- gross/klein egal!
06
07 entity HelloWorld is
08 port(
09 A, B: in bit;
10 C : out bit
11 );
12 end; -- end HelloWorld; / end entity HelloWorld;
13
14 architecture Version1 of HelloWorld is
15 begin
16 C

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 6. . .
Einheiten der Sprache VHDL
– entity = Schnittstelle
– architecture = Implementierung
– configuration = Auswahl von Design-Alternativen
– package = “Kopf” einer Bibliothek
– package body = Implementierung einer Bibliothek
Verteilung der Einheiten auf Dateien von CAD-Software abhängig!

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 7. . .
entity
01
02 . . .
03
07 entity Demo is
08 port(
09 A, B : in bit;
10 C : out bit;
11 reset : in std logic;
12 ack : out std logic;
13 Daten : inout std logic;
14 Adresse: in bit vector(9 downto 0)
15 );
16 end; -- end Demo; / end entity Demo;
17
18
1. Bezeichner
2. Richtung
3. Typen

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 8. . .
Typen
01
02 -- Typen in VHDL
03
04 TYP WERTE BEISPIEL
05
06 bit ’0’,’1’ on

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 9. . .
Eigene Typen definieren
01
02 -- Typ definieren:
03
04 type ZUSTAENDE is (RESET, INITIERUNG, RUNNING, HALT);
05
06
07 -- Typ verwenden:
08
09 signal AktuellerZustand : ZUSTAENDE;
10 signal NaechsterZustand : ZUSTAENDE;
11
12 AktuellerZustand

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 10. . .
architecture (1/2)
01 architecture Variante1 of Demo is
02 signal temp: std logic;
03 signal Ack2: std logic;
04 begin
05 Ack

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 11. . .
architecture (2/2)
01 architecture Version1 of Demo2 is
02 signal zaehler: Integer;
03 begin
04 . . .
05 C

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 12. . .
Komponenten wiederverwenden (1/3)
01
02 entity VollAdd is
03 port(
04 A, B : in std logic;
05 C in : in std logic;
06 Sum : out std logic;
07 C out: out std logic
08 );
09 end VollAdd;
10
11 architecture Version1 of VollAdd is
12 signal AxorB : std logic;
13 begin
14 AxorB

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 13. . .
Komponenten wiederverwenden (2/3)
01 entity TwoAdd is
02 port(
03 ZahlA, ZahlB : in std logic vector(1 downto 0);
04 Summe: out std logic vector(2 downto 0)
05 );
06 end TwoAdd;
07
08 architecture Version1 of TwoAdd is
09 component VollAdd is
10 port(
11 A, B : in std logic;
12 C in : in std logic;
13 Sum : out std logic;
14 C out: out std logic
15 );
16 end component VollAdd;
17 . . .
18

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 14. . .
Komponenten wiederverwenden (2/3)
07 . . .
08 architecture Version1 of TwoAdd is
09 component VollAdd is
10 port(
11 A, B : in std logic;
12 C in : in std logic;
13 Sum : out std logic;
14 C out: out std logic
15 );
16 end component VollAdd;
17 signal Carry : std logic;
18 begin
19 LSB ADD: VollAdd port map(ZahlA(0), ZahlB(0),
20 ’0’, Summe(0), Carry);
21 MSB ADD: VollAdd port map(ZahlA(1), ZahlB(1),
22 Carry, Summe(1), Summe(2));
23 end architecture Version1;
24

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 15. . .
Komponenten wiederverwenden (2/3)
08 architecture Version1 of TwoAdd is
09 component VollAdd is
10 port(
11 A, B : in std logic;
12 C in : in std logic;
13 Sum : out std logic;
14 C out: out std logic
15 );
16 end component VollAdd;
17 signal Carry : std logic;
18 begin
19 LSB ADD: VollAdd port map(
20 A => ZahlA(0),
21 B => ZahlB(0),
22 C in => ’0’,
23 C out => Carry,
24 Sum => Summe(0)
25 );

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 16. . .
Komponenten wiederverwenden (3/3)
01 entity MultiAdd is
02 port(
03 ZahlA, ZahlB : in std logic vector(31 downto 0);
04 Summe: out std logic vector(32 downto 0)
05 );
06 end TwoAdd;
07
08 architecture Version1 of MultiAdd is
09 component VollAdd is
10 port(
11 A, B : in std logic;
12 C in : in std logic;
13 Sum : out std logic;
14 C out: out std logic
15 );
16 end component VollAdd;
17 . . .
18

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 17. . .
Komponenten wiederverwenden (3/3)
08 architecture Version1 of MultiAdd is
09 component VollAdd is
10 port(
11 A, B : in std logic;
12 C in : in std logic;
13 Sum : out std logic;
14 C out: out std logic
15 );
16 end component VollAdd;
17 signal Carry in : std logic vector(32 downto 0);
18 begin
19 Addierer: for I in 0 to 31 generate
20 ADD I: VollAdd port map(
21 ZahlA(I), ZahlB(I),
22 Carry in(I), Summe(I), Carry in(I+1));
23 end generate Addierer;
24 Carry in(0)

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 18. . .
Arithmetik in VHDL
01
02 -- Variante 1 : Wie in anderen Sprachen
03
04 . . .
05 signal int1, int2, int3: Integer range 0 to 131071;
06 signal databus: std logic vector(15 downto 0);
07 . . .
08 int3

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 19. . .
Arithmetik in VHDL
01
02 -- Variante 2 : Optimierte Implementierung
03
04 . . .
05 signal int1bus, int2bus, int3bus: std logic vector(16 downto 0);
06 signal databus: std logic vector(15 downto 0);
07 . . .
08 Addierer: LPM ADD port map(
09 A => int1bus,
10 B => int2bus,
11 Sum => int3bus,
12 );
13 . . .
14 databus

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 20. . .
Speicher
01
02 -- Variante 1: RS-FF Strukturbeschreibung
03
04 entity RSFF is
05 nR, nS : in bit;
06 Q, nQ : out bit;
07 end entity RSFF;
08
09 architecture V1 of RSFF is
10 signal nand1, nand2: bit;
11 begin
12 nand1

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 21. . .
Speicher
01 -- Variante 2: RS-FF Verhaltensbeschreibung
02
03 entity RSFF is
04 nR, nS : in bit;
05 Q, nQ : out bit;
06 end entity RSFF;
07
08 architecture V2 of RSFF is
09 begin
10 Q nQ: process(nS, nR)
11 begin
12 if nS = ’0’ then
13 Q

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 22. . .
Speicher
01 -- Variante 3: D-FF Verhaltensbeschreibung
02
03 entity DFF is
04 D, CLK, nRESET : in bit;
05 Q, nQ : out bit;
06 end entity DFF;
07
08 architecture V1 of DFF is
09 begin
10 Q nQ: process(nRESET, CLK, D)
11 begin
12 if nRESET = ’0’ then
13 Q

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 23. . .
Speicher
01 -- Variante 4: D-FF Verhaltensbeschreibung II
02
03 entity DFF is
04 D, CLK, nRESET : in bit;
05 Q, nQ : out bit;
06 end entity DFF;
07
08 architecture V2 of DFF is
09 begin
10 Q nQ: process(nRESET, CLK, D)
11 begin
12 if nRESET = ’0’ then
13 Q

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 24. . .
Beispiel
– Cola-Automat
– Akzeptiert werden sollen: 1 DM-, 2 DM- und 5 DM-Stücke
– Bei Erreichen von 5 DM soll eine Flasche Cola (0.2l) ausgegeben werden

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 25. . .
Beispiel
01 -- Cola-Automat in VHDL
02
03 entity ColaAutomat is
04 port(
05 nRESET : in std logic;
06 CLK : in std logic;
07 Muenze : in std logic;
08 Wert : in std logic vector(1 downto 0);
09 Ausgabe: out std logic;
10 );
11 end entity ColaAutomat;
12
13 architecture TolleFassung1 of ColaAutomat is
14 type ZUSTAENDE is (WARTE, DM1, DM2, DM3, DM4, AUSWURF);
15 constant MUENZE1DM : std logic vector(1 downto 0) := ‘‘00’’;
16 constant MUENZE2DM : std logic vector(1 downto 0) := ‘‘01’’;
17 constant MUENZE5DM : std logic vector(1 downto 0) := ‘‘10’’;
18 . . .

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 26. . .
Beispiel
13 architecture TolleFassung1 of ColaAutomat is
14 type ZUSTAENDE is (WARTE, DM1, DM2, DM3, DM4, AUSWURF);
15 constant MUENZE1DM : std logic vector(1 downto 0) := ‘‘00’’;
16 constant MUENZE2DM : std logic vector(1 downto 0) := ‘‘01’’;
17 constant MUENZE5DM : std logic vector(1 downto 0) := ‘‘10’’;
18 signal ZustandAktuell : ZUSTAENDE;
19 signal NeuerZustand : ZUSTAENDE;
20 begin
21
22 -- Globale, zentrale Zuweisungen (hier nicht)
23
24 -- Zustandsspeicher
25 . . .
34 -- Zustandsuebergangsfunktion
35 -- (hier kombiniert mit Ausgabefunktion)
36 . . .
127 end architecture TolleFassung1;
128

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 27. . .
Beispiel
24 -- Zustandsspeicher
25 Zustandsspeicher: process(nRESET, CLK, NeuerZustand)
26 begin
27 if nRESET=’0’ then
28 ZustandAktuell

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 28. . .
Beispiel
34 -- Zustandsuebergangsfunktion
35 -- (hier kombiniert mit Ausgabefunktion)
36 Funktion: process(ZustandAktuell, Muenze, Wert)
37 begin
38 case ZustandAktuell is
39 when WARTE =>
40 . . .
53 when DM1 =>
54 . . .
104 when DM4=>
105 . . .
121 when AUSWURF=>
122 . . .
124 end case;
125 end process Funktion;
126
127 end architecture TolleFassung1;
128

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 29. . .
Beispiel
38 case ZustandAktuell is
39 when WARTE =>
40 if Muenze=’1’ then
41 case Wert is
42 when MUENZE1DM =>
43 NeuerZustand
45 NeuerZustand
47 NeuerZustand

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 30. . .
Beispiel
53 when DM1 =>
54 if Muenze=’1’ then
55 case Wert is
56 when MUENZE1DM =>
57 NeuerZustand

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 31. . .
Beispiel
70 when DM2 =>
71 if Muenze=’1’ then
72 case Wert is
73 when MUENZE1DM =>
74 NeuerZustand

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 32. . .
Beispiel
87 when DM3 =>
88 if Muenze=’1’ then
89 case Wert is
90 when MUENZE1DM =>
91 NeuerZustand

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 33. . .
Beispiel
104 when DM4 =>
105 if Muenze=’1’ then
106 case Wert is
107 when MUENZE1DM =>
108 NeuerZustand

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 34. . .
121 when AUSWURF =>
122 NeuerZustand

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 35. . .
Ausblick
Zum Beispiel: VHDL zum Test in Simulationen
“Testbench” ist eine entity, die die zu testende Baugruppe (entity) umgibt
An den Ausgängen der Testbench werden Stimuli angelegt
(verbunden mit den Eingängen des Prüflings)
An den Eingängen der Testbench (Ausgänge Prüfling) können Signalverläufe
• analysiert
• mitgeschrieben
und
werden

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 36. . .
Ausblick
01
02 -- Ausschnitt VHDL-Testbench
03 . . .
04 Takt: process
05 begin
06 Clk DataBus DataBus

I EINLEITUNG SYNTAX SPEZIELLE PROBLEME BEISPIEL AUSBLICK . . . 37. . .
Literatur
– Andreas Mäder: VHDL Kompakt
http://tams-www.informatik.uni-hamburg.de
– Lee: Digital system design using VHDL
– Chang: Digital design and modeling with VHDL and synthesis