Proyecto REX-2X - Radio Observatorio de Jicamarca

INFORME TÉCNICO
SISTEMA DE ADQUISICIÓN UTILIZANDO
RECEPTORES DIGITALES
PROYECTO REX-2X
José Alcántara Zapata
Rita Abad Lima
Electrónica e Instrumentación
RADIO OBSERVATORIO DE JICAMARCA Apartado 130207, Lima 13, Perú
Teléfonos (+51-1) 317-2313 ♦ Fax (+51-1)317-2312

RESUMEN
Este proyecto consiste en el diseño e implementación de un sistema de recepción para radar, el cual
tiene como característica principal el uso de receptores digitales comerciales. Estos receptores digitales, son
circuitos integrados DSP que permiten hacer procesamientos como demodulación, filtrado, decimado, etc.
Parte del proyecto se desarrolló utilizando la electrónica digital en alta frecuencia, además la unidad de
control se realizó en un FPGA. En su fase inicial se utilizaron tarjetas de evaluación del fabricante de los
receptores digitales (Analog Devices) y, en la fase de desarrollo todas las tarjetas fueron diseñadas y
ensambladas en el Radio Observatorio de Jicamarca.
El funcionamiento del equipo comienza en la recepción de la señal que proviene de la antena, luego se
digitaliza y finalmente se procesa; la sincronización del equipo se realiza con el controlador de radar para lograr
transferir sólo los datos deseados hacia una computadora, en donde son almacenados.
En la fase de desarrollo el proyecto ha mostrado un alto performance como sistema de adquisición,
tanto en hardware y software, así como también una muy buena estabilidad en la toma de datos. En el presente
informe denotamos algunas mejoras que se podrían realizar en el futuro.

ÍNDICE
1. INTRODUCCIÓN.................................................................................................................................................................4
2. DESARROLLO.....................................................................................................................................................................4
2.1 Características del Receptor Digital AD6620........................................................................................................................ 4
2.1.1 Descripción general del AD6620...........................................................................................................................4
2.1.2 Conversor analógico digital utilizando sub -muestreo para señales de radio frecuencia.....................................5
2.1.3 Desplazador de frecuencia. ....................................................................................................................................8
2.1.4 Filtros CIC............................................................................................................................................................11
2.1.5 Filtro RCF. ...........................................................................................................................................................11
2.1.6 Interfaz digital de salida.......................................................................................................................................12
2.2 Hardware del equipo REX. .................................................................................................................................................. 12
2.2.1 Bloque de Adquisición.........................................................................................................................................13
2.2.1.1 Bloque de adquisición utilizando tarjetas de evaluación AD6620 y AD6640 ...................................................13
2.2.1.2 Bloque de adquisición con tarjeta desarrollada en Jicamarca.............................................................................14
2.2.2 Bloque multiplexor de señal ................................................................................................................................16
2.2.2.1 Multiplexor del equipo REX- 2A ........................................................................................................................16
2.2.2.2 Multiplexor del equipo REX- 2X ........................................................................................................................17
2.2.3 Bloque de control. ................................................................................................................................................18
2.3 Descripción lógica de la unidad de control.......................................................................................................................... 19
2.3.1 Transferencia de datos a la tarjeta NI-6534.........................................................................................................20
2.3.2 Sincronización entre señales del multiplexor y el Controlador de Radar........................................................21
2.3.3 Lógica de control del REX-2A ............................................................................................................................22
2.3.4 Lógica de control del REX-2X ............................................................................................................................22
2.3.4.1 Bloque ENABLE_RECEIVERS .........................................................................................................................23
2.3.4.2 Bloque INPUT_SYNC.........................................................................................................................................24
2.3.4.3 Bloque ADQ_NIDAQ..........................................................................................................................................25
2.3.4.4 Bloque PREPARE_SIGNAL...............................................................................................................................27
2.3.4.5 Deshabilitación en escritura.................................................................................................................................28
2.3.4.6 Bloque FIFO_CONTROL ...................................................................................................................................29
2.4 Software Del Sistema. .......................................................................................................................................................... 32
2.4.1 Software “ACQUIRE PANEL CONTROL”.......................................................................................................32
2.4.2 Software “ACQUIRE CONSOLE” .....................................................................................................................33
3. RESULTADOS....................................................................................................................................................................34
3.1 Transferencia Máxima.......................................................................................................................................................... 34
3.2 Pruebas de rango dinámico .................................................................................................................................................. 34
4. BIBLIOGRAFÍA.................................................................................................................................................................36
5. ANEXOS...............................................................................................................................................................................37
ANEXO A Programación y configuración del sistema de adquisición....................................................................................... 37
ANEXO B Código Fuente............................................................................................................................................................. 40
ANEXO C Arquitectura interna del FPGA................................................................................................................................... 51
ANEXO D Diagramas esquemáticos de las tarjetas del equipo REX-2x .................................................................................... 54
ANEXO E Diagramas de circuito impreso ................................................................................................................................... 60
ANEXO F Lista de componentes.................................................................................................................................................. 67

SISTEMA DE ADQUISICIÓN UTILIZANDO RECEPTORES DIGITALES
PROYECTO REX-2X
1. INTRODUCCIÓN
El sistema REX es un equipo que utiliza como núcleo principal receptores digitales AD6620, los cuales
son circuitos integrados DSP para aplicaciones comerciales. Con estos receptores se puede realizar operaciones
digitales que anteriormente se hacían de forma analógica, así como demodulación en cuadratura, filtrado y
decimación.
REX es el predecesor de un proyecto denominado Sistema NATALIA, en el cual la demodulación y
filtrado se realizaba de manera analógica y una vez en banda base se digitalizaba. Los datos digitales son enviados
a una unidad de control que cuenta con un FPGA como núcleo principal, que sincroniza los datos con el
controlador de radar y los envía a la PC por medio de una tarjeta de adquisición de National Instruments NI-6534.
Para el sistema REX se tomó de base la arquitectura de NATALIA y se utiliza el FPGA para recibir los datos de los
receptores, por medio de una lógica de multiplexado, y envía sus datos a la PC usando la NI-6534.
A continuación se muestra el desarrollo realizado para este sistema de adquisición de un radar,
comenzando por una introducción al funcionamiento del AD6620 y, luego mostrando los circuitos de cada bloque
que lo componen. Dado que se trabaja con un FPGA, la descripción lógica se realizó en VHDL, para lo cual se
muestran sus máquinas y tablas de estado. En los anexos se puede encontrar diagramas esquemáticos, diagramas
de conexiones, código fuente del software y otras informaciones útiles en este desarrollo.
2. DESARROLLO
2.1 Características del Receptor Digital AD6620.
2.1.1 Descripción general del AD6620.
El AD6620 es un circuito integrado receptor digital del fabricante Analog Devices. Este chip recibe
señales de un conversor analógico digital y luego realiza un procesamiento digital de la señal recibida. En la figura
1, se muestra el diagrama de bloques de este circuito integrado.
INPUT
DIGITAL
X
X
I
Q
CIC
FILTERS
I
Q
FIR
FILTER
I
Q
COMPLEX
DIGITAL
OUTPUTS
COS
-SIN
COMPLEX
NCO
AD6620
Figura 1 Diagrama de bloques simplificado del AD6620
4

El AD6620 cuenta con cuatro unidades de procesamiento en cascada:
• Un desplazador de frecuencia (oscilador numérico y multiplicadores digitales).
• Dos Filtros FIR "Cascaded Integrator Comb", con decimadores.
• Un Filtro FIR de coeficientes programables con decimador.
Para poder mostrar el funcionamiento del AD6620 es necesario explicar una parte ajena a este chip: El
conversor analógico digital (ADC), que para el caso del REX se utiliza el AD6640.
2.1.2 Conversor analógico digital utilizando sub -muestreo para señales de radio frecuencia.
El AD6640 es un conversor analógico digital diseñado para trabajar con frecuencias de muestreo de hasta
65MSPS y un bus de salida de 12 bits. Este ADC a diferencia de otros (como los de aproximaciones sucesivas)
permite enviar un dato cada ciclo de reloj, de esta forma se puede aproximar su comportamiento al muestreo ideal
para poder hacerle un análisis de Fourier.
El amplio ancho de banda del AD6640 permite hacer un muestreo de señales de RF —sin enviarlas a
banda base— con frecuencia de muestreo menores a la frecuencia de la portadora central de la señal que se esta
muestreando. En el caso de REX la frecuencia de muestreo utilizada es de 32MHz y las portadoras utilizadas para
el caso del Radar de Jicamarca es 49.92MHz y para el Radar SOUSY es 53.5 MHz.
Como se mencionó anteriormente se puede hacer un análisis de Fourier con las señales que trabaja el
AD6640, esto es importante para escoger el valor que tendrá el NCO del receptor digital para enviar la señal de
interés a banda base. En la figura 2 se muestra un diagrama de bloques de las señales que se tomarán en cuenta para
el análisis.
Donde: La señal de antena se denotará con A, la señal del Reloj del muestreo como Fs y la señal
muestreada a la salida como ADC.
A
ADC6640
12
ADC
Fs
Figura 2 Diagrama de bloques de señales del ADC
Considerando la señal de entrada "A" (proveniente de la antena) con una frecuencia central Fc y con un
ancho de banda BW, se puede asumir que tiene espectro en frecuencia (en módulo) como se muestra en la figura 3.
5

|A(dB)|
BW
BW
-Fc
0 Fc
F(MHz)
Figura 3 Espectro de frecuencia de la señal de antena " A"
Si el espectro que se muestra centrado en Fc estuviese en banda base se le llamaría como "ABB", entonces
el espectro A se puede denotar con la ecuación 1 como:
A f ) = A ( f − F ) + A ( f + F )
(1)
(
BB C BB C
Para un radar como el de Jicamarca la información de interés se encuentra alrededor de Fc, esta
información se puede enviar a banda base lo que facilita la electrónica para el muestreo y diseño de filtros digitales.
La señal Fs es la frecuencia de muestreo del ADC, el tiempo de apertura debe ser pequeño para
aproximarlo a un muestreo ideal (en el AD6640 es del orden de 400ps). Cuando el tiempo de apertura de un ADC
es muy pequeño, este se puede modelar como un muestreo de señal con un impulso unitario, y si el muestreo es
periódico (frecuencia de muestreo constante) el espectro en frecuencia se modela como en la figura 4.
|Fs(dB)|
...
...
-3Fs
-2Fs
-Fs
0 Fs
2Fs
3Fs
F(MHz)
Figura 4 Espectro de frecuencia "Fs" para un muestreo ideal
Como se observa en la figura 4, en el espectro de Fs se ven sus armónicos que se extienden hacia el
infinito. En un muestreo real, esta señal debe multiplicarse por la respuesta en frecuencia del pulso del tiempo de
apertura.
un Fs.
La ecuación (2), de un muestreo ideal, representa el modelo matemático de la respuesta en frecuencia para
F
S
⎡
⎤
= ⎢∑ ∞ 2π δ ( f + nFS
) + δ ( f − nFS
) ⎥
(2)
⎣ n=1
⎦
6

La señal resultante a la salida del ADC, será el producto de la señal de entrada y el tren de pulsos de
muestreo. Un producto en el tiempo es una convolución en la frecuencia; entonces el espectro a la salida del ADC
será la convolución de los espectros de A(f) y F(s), como se muestra en la ecuación 3.
ADC( f ) = A(
f ) ∗ F ( f )
(3)
S
Resolviendo la ecuación 3, a partir de la ecuación 1 y 2, se obtiene:
⎡
⎤
= ⎢∑ ∞ ADC ( f ) cte ABB
( f − FC
+ nFS
) + ABB
( f − FC
− nFS
) + ABB
( f + FC
+ nFS
) + ABB
( f + FC
− nFS
) ⎥ (4)
⎣ n=1
⎦
En la figura 5, se muestra el módulo del espectro de frecuencia de la señal a la salida del ADC, se observa
que ya no existe un solo espectro, sino que la información ha sido modulada al mezclar la frecuencia central de la
señal de la antena y los armónicos de la frecuencia de muestreo.
|ADC(dB)|
...
BW
BW
BW
BW
...
-|Fc-Fs|
-|2Fs-Fc|
0
|2Fs-Fc|
|Fc-Fs|
F(MHz)
Figura 5 Espectro a la salida del ADC
Para poder cumplir con el teorema de muestreo de Nyquist, se debe tener en cuenta que al no estar
muestreando una señal — en banda base — se debe cumplir que el ancho de banda BW debe ser menor a la
frecuencia de muestreo Fs para que no ocurra "aliasing". Se analizará las señales cercanas a cero porque estas son
las que puede utilizar el receptor digital.
Dentro de la sumatoria de la ecuación 4 se observan cuatro términos, cada una genera un conjunto infinito
de armónicos, que para poder analizarlos tomaremos a cada termino independientemente como se muestra en la
tabla 1.
W A BB (f - Fc + nFs)
X A BB (f - Fc - nFs)
Y A BB (f + Fc + nFs)
Z A BB (f + Fc - nFs)
Tabla 1 Términos de la ecuación 4
7

En la tabla 2 y 3 se muestran valores de la frecuencia central que toman los términos de la ecuación 4 para
el Radar Principal y SOUSY respectivamente. Para el Radar Principal se considera una Fc de 50MHz, y para el
Radar de SOUSY una Fc de 53.5MHz. La frecuencia de muestreo Fs del sistema REX es de 32MHz y se muestra
hasta el tercer armónico.
n=1 N=2 n=3
W 18 -14 -46
X 82 114 146
Y -82 -114 -146
Z -18 14 46
Tabla 2 Frecuencias centrales a la salida del ADC para el Radar de Jicamarca (MHz)
n=1 N=2 n=3
W 21.5 -10.5 -42.5
X 85.5 119.5 149.5
Y -85.5 -119.5 -149.5
Z -21.5 10.5 42.5
Tabla 3 Frecuencias centrales a la salida del ADC para el Radar SOUSY (MHz)
Se puede observar que además del criterio de Nyquist puede ocurrir aliasing en otros casos. Según
Nyquist el BW máximo es de Fs (para REX 32MHz), pero utilizando submuestreo la modulación entre la señal y
los armónicos hace que se puedan interferir. Para el caso del Radar de Jicamarca hay dos espectros en 14MHz y
18MHz (tabla 2), esto quiere decir que para experimentos realizados con REX en este radar el BW máximo para
que no ocurra aliasing es de 4MHz. Para el caso del radar de SOUSY, la distancia entre los dos espectros más bajos
(tabla 3) es de 11MHz, el cual es el máximo valor que puede tomar BW para este caso.
2.1.3 Desplazador de frecuencia.
El desplazador de frecuencia es el encargado de trasladar cualquier espectro modulado a banda base.
Como se vio en el capítulo 2.1.2, el efecto del submuestreo en una señal de RF genera distintos espectros donde el
más cercano es el que se envía a banda base.
Para enviar una señal a banda base, esta debe ser modulada con otra de la frecuencia central con la que se
quiere trabajar. Para el caso del Radar Principal de la tabla 2, se observa que el espectro más cercano está a 14 MHz
y para SOUSY a 10.5MHz, ambos son resultado de la mezcla del segundo armónico con la frecuencia de muestreo.
Cuando una señal se encuentra centrada en banda base se necesita menor frecuencia para su
procesamiento y es más sencillo el diseño de sus filtros. Cuando se envía esta señal a banda base es necesario
utilizar demodulación en cuadratura, como se muestra en la figura 6, donde la señal digital proveniente del ADC es
multiplicada por dos señales en cuadratura generadas por un oscilador controlado numéricamente (NCO). Los
8

valores que puede tomar el NCO van desde –Fs/2 hasta Fs/2, para una frecuencia de 32MHz la máxima frecuencia
de NCO es de 16MHz, por esta razón se trabaja con el segundo armónico como se muestra en el capítulo 2.1.2.
INPUT
DIGITAL
X
X
I
Q
COS
-SIN
COMPLEX
NCO
Figura 6 Bloque desplazador de frecuencia
Esta demodulación en cuadratura es necesaria cuando la señal ha sufrido efecto Dopler. Este efecto se
muestra con un ejemplo: Se tienen dos señales centradas en una frecuencia Fc, una tiene un Dopler positivo (Figura
7), y la otra un Dopler negativo (Figura 8). Para este ejemplo se debe escoger un NCO centrado en Fc.
A(dB)
-Fc
0 Fc
F(MHz)
Figura 7 Señal modulada y con Dopler positivo
A(dB)
-Fc
0 Fc
F(MHz)
Figura 8 Señal modulada y con Dopler negativo
9

Para las dos señales se asume que se encuentran en fase con la señal coseno, que sale del NCO, por ello la
respuesta en frecuencia se considera real. Si cualquiera de las dos entradas (con Dopler positivo o negativo) son
demoduladas con el coseno del NCO su salida filtrada en banda base, tendrá la forma que se muestra en la figura 9,
esta salida es la que saldría por I en la figura 9. Se puede observar que utilizando una sola demodulación no se
podría identificar entre un Dopler positivo y uno negativo.
A(dB)
0
F(MHz)
Figura 9 Señal demodulada con el coseno en banda base
Si las señales del ejemplo se demodulan con una señal seno y se filtran en banda base, entonces todo el
espectro generado será imaginario, así como se muestra en la figura 10 y figura 11 para el efecto Dopler positivo y
negativo respectivamente.
jA(dB)
0
F(MHz)
Figura 10 Señal demodulada con el seno para un Dopler positivo
jA(dB)
0
F(MHz)
Figura 11 Señal demodulada con el seno para un Dopler negativo
De esta forma se puede discriminar entre un Dopler positivo y negativo si se suman los módulos de las
10

espuestas de I y Q, así como vemos las respuestas para el Dopler positivo en la figura 12 y el Dopler negativo en
la figura 13.
A(dB)
0
F(MHz)
Figura 12 Señal procesada para un Dopler positivo
A(dB)
0
F(MHz)
Figura 13 Señal procesada para un Dopler negativo
2.1.4 Filtros CIC.
El AD6620 cuenta con dos filtros CIC (Cascaded Integrator-Comb Filter). El primer filtro es de segundo
orden denominado CIC2 y el segundo filtro es de quinto orden denominado CIC5; estos son dos filtros pasabajos
que permiten filtrar los armónicos de las señales altas —mostradas en el capítulo 2.1.2— y una vez enviadas a
banda base se dejan pasar dentro de la banda de interés. Además, estos filtros cuentan con unidades de decimado
que permiten reducir la tasa de muestreo a sus salidas, en el caso que el ADC utilice el mismo reloj que el receptor
digital, el decimado mínimo es de cuatro, esto significa que para la frecuencia de trabajo de 32MHz la tasa máxima
a la salida será de 8MHz. Para controlar la respuesta de un filtro CIC se cuenta con los parámetros de decimado y
escalado.
El decimado permite controlar la respuesta en frecuencia, si se aumenta el decimado, se reduce el ancho
de banda y viceversa. Para el caso del CIC2 el máximo decimado es de 16 y para el CIC5 es de 32.
Al utilizar un mayor decimado, las operaciones internas generan mayores acumulaciones, lo que puede
saturar el número de bits con que se trabaja, para ello se divide la señal con un número fijo que es programable y se
le denomina el escalado. Para el CIC2 el escalado va desde 0 hasta 6 y para el CIC5 va desde 0 hasta 20.
2.1.5 Filtro RCF.
El filtro RCF (RAM Coefficient Filter), es un filtro FIR configurable que se puede programar su respuesta
temporal y esta convoluciona con la señal que proviene de los filtros CIC. Sus parámetros de configuración son:
• La respuesta del filtro, que se almacena en una memoria RAM dentro del AD6620. Esta memoria tiene un
11

ancho de bus de 20 bits y permite almacenar hasta 256 coeficientes (Taps). Un parámetro directamente
relacionado con la respuesta del filtro, es el número de Taps que este utilizará, este valor es almacenado en
un registro especial del AD6620.
• El escalado, permite reducir la amplitud máxima generada por el filtro RCF. Además reduce de 23 a 16
los bits en la salida del RCF, el fabricante recomienda para la mayoría de las aplicaciones utilizar un
escalado inicial de 4.
• Y un decimador, para reducir la tasa de muestreo en la salida del RCF. El máximo valor de decimado a la
salida del RCF es de 32.
2.1.6 Interfaz digital de salida.
El AD6620 tiene dos formas de entregar sus datos en la salida, una es de forma serial similar al protocolo
ISP, la otra es de forma paralela (que es la utilizada por REX-2X), la cual se detalla a continuación.
Para transferir datos de forma paralela en el sistema REX, desde los receptores hacia la tarjeta
multiplexora de canales, se utilizan las salidas DV, I/Q y Out. En la figura 14 se muestra un diagrama de tiempos
para la transferencia de un dato en forma paralela; la tasa de transferencia de datos a la salida es más baja que la de
entrada (ya que se utiliza decimado), pero se sincroniza con el reloj. Como se observa en la figura 14, cuando se
tiene un dato listo el AD6620 pone la señal DV a ‘1’ , que significa que hay un dato valido en el bus de datos (Out);
I/Q indica (cuando hay un dato válido) si este ha sido demodulado con la fase 0° o con fase 90° en el bus de datos,
esto se debe a que se utiliza el mismo bus de salida para enviar estos dos datos.
CLK
DV
I/Q
OUT[15..0]
I
Q
Figura 14 Interfaz de salida en modo paralelo
Una vez configurado y habilitado el AD6620, el proceso mostrado en la figura 14 se vuelve periódico
con una frecuencia igual a la del reloj dividida entre el decimado total.
2.2 Hardware del equipo REX.
El equipo REX cuenta principalmente con cuatro bloques que son: bloque de adquisición, bloque
multiplexor y bloque de control. En la figura 15 se muestra el diagrama de bloques del equipo, con las señales de
control principales y se observa el flujo de datos en líneas en negrita. Además, todo el sistema se encuentra
sincronizado por un reloj maestro que proviene del controlador de radar y es de 32MHz.
12

ADC 6640 ADC 6640
DV
AD6640
AD6620
BLOQUE DE ADQUISICIÓN
32 MHZ
Enable1
BLOQUE DE ADQUISICIÓN
MUX
MUX
DV
JTAG
FPGA
FLEX 10K10
FPGA
FLEX 10K10
BLOQUE DE CONTROL
FIFO
FIFO
FIFO FIFO
FIFO
FIFO
To PC
ADC 6640 ADC 6640
AD6640
AD6620
Channel
BLOQUE DE CONTROL
Channel
Enable1
Enable2
32 MHZ
FIFO
BLOQUE DE ADQUISICIÓN
Enable2
Figura 15 Diagrama de bloques del equipo.
Una vez que se encuentran habilitados los Receptores Digitales (al inicio de la adquisición) enviarán datos
en forma continua y para poder sincronizarlos, las señales del Controlador de Radar ingresan en la Lógica de
Control y habilitan el paso de los datos hacia la FIFO y después a la PC.
2.2.1 Bloque de Adquisición.
Este bloque consta de dos partes principales, el ADC AD6640 y el Receptor Digital AD6620, cada cual
con sus buffers e interfaces de entrada y salida para la adaptación de las señales tanto analógicas como digitales.
2.2.1.1 Bloque de adquisición utilizando tarjetas de evaluación AD6620 y AD6640
Estas tarjetas de evaluación son diseñadas por Analog Devices. La tarjeta de evaluación del AD6620
permite múltiples configuraciones las cuales se pueden realizar por hardware (por medio de jumpers) o por
software.
En la figura 16 se observa el diagrama de bloques de estas tarjetas de evaluación. La tarjeta de evaluación
del AD6620, cuenta además con una memoria FIFO, que se utiliza para hacer lecturas de datos del AD6620 o del
AD6640 y enviarlas por el puerto paralelo a una PC; por este mismo puerto se realiza la configuración del AD6620.
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LATCH
AD6640 EB
LATCH
AD6620
H
E
A
D
E
R
LATCH
FIFO
LATCH
TRANSCEIVER
PC PRINTER
PORT
AD6620 EVALUATION
BOARD
Figura 16 Diagramas de bloques de tarjetas de evaluación.
En la foto de la figura 17, se muestra las tarjetas de evaluación del AD6640 y el AD6620. Se describen
sus entradas y salidas, fuentes de alimentación y puerto de programación. OUTPUT es la salida de datos que serán
enviadas a la tarjeta multiplexora y luego hacia la PC por medio de la tarjeta de control.
CLK 3.3V
PROGRAMMING PORT
3.3V
5V ANTENNA ENABLE
OUTPUT
Figura 17 Fotografía de tarjetas de evaluación.
2.2.1.2 Bloque de adquisición con tarjeta desarrollada en Jicamarca
Tomando como base los circuitos de las dos tarjetas de evaluación, se desarrolló una nueva tarjeta de
adquisición que incluía al AD6640 y al AD6620. Esta tarjeta se desarrolló como parte del proyecto REX-2X, cuyo
fin —a partir del conocimiento adquirido en REX-2A— fue desarrollar un sistema donde todo sea diseñado en
Jicamarca. Su diagrama de bloques se muestra en la figura 18.
En la tarjeta desarrollada en Jicamarca se utilizó el mismo diseño de la tarjeta de evaluación del AD6640.
Para el caso del AD6620, se eliminan algunas etapas como: el buffer de entrada, ya que este está incluido en el
AD6640EB; la FIFO, ya que este no es utilizado durante la adquisición; los jumpers, ya que estos permiten
distintos modos de trabajo, pero en nuestra aplicación sólo se utiliza un modo.
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AD6640 EB
AD6620
LATCH &
BUFFER
H
E
A
D
E
R
LATCH
SENDING
DATA FLAG
TRANSCEIVER
PC PRINTER
PORT
DIGITAL RECEIVE
JICAMARCA BOARD
Figura 18 Diagrama de bloque de tarjeta receptor digital desarrollada en Jicamarca.
Se le agregó al diseño dos bloques nuevos: el primero es un conjunto de registros previos al header para
proteger las salidas del AD6620, se utilizó integrados 74AC574 los cuales operan a 5V, para trabajar las señales
recibidas del receptor a nivel TTL (el receptor trabaja a 3.3V), ya que la electrónica que sigue a esta tarjeta trabaja
con esos niveles. El segundo es un LED, que sirve como aviso (Bloque Sending Flag) visible de que la tarjeta está
enviando datos; para ello sigue la lógica de encender cuando exista un dato listo (señal DV='1' ó IQ='1'). Esta señal
es muy útil cuando se realizan pruebas en el montaje de la tarjeta.
En la foto de la figura 19, se muestra la tarjeta desarrollada en Jicamarca. Se describen además sus
entradas y salidas y fuentes de alimentación. OUTPUT es la salida de datos que serán enviadas a la tarjeta
multiplexora y luego hacia la PC por medio de la tarjeta de control.
CLK
PROGRAMMING PORT
ANTENNA
5V
3.3V
ENABLE
OUTPUT
Figura 19 Fotografía de la tarjeta desarrollada en Jicamarca
Los circuitos esquemáticos de esta tarjeta se encuentran en el Anexo D, y fueron diseñados utilizando el
software Eagle 4.16r2 de CADSOFT.
15

2.2.2 Bloque multiplexor de señal
Este multiplexor recibe las señales de dos tarjetas y permite que compartan un solo bus de datos de salida,
el uso del bus se da en el momento que se tenga un dato listo (DV='1'), sin prioridad entre tarjetas, asumiendo que
los datos estarán listos en tiempos distintos para cada tarjeta (Se vera con más detalle en la lógica de control).
2.2.2.1 Multiplexor del equipo REX- 2A
En la figura 20 se muestra el diagrama de bloques de esta tarjeta. Esta tarjeta recibe los datos directamente
de la tarjeta de evaluación del AD6620, por medio de un cable flat de 40 pines; los datos entran directamente a
buffers tri-state, para unir los dos canales en un solo bus de salida. Las señales DV e IQ de cada tarjeta son las que
realizaran la lógica de control, habilitando el buffer respectivo para permitir la transferencia de los datos, DV e IQ
luego son sincronizadas para ser enviadas a la tarjeta de control. Para poder discriminar entre que canal está
enviando datos, ya que para la tarjeta de control se utiliza un mismo canal de datos para DV e IQ, se envía además
la señal DV del canal uno por otro pin al control, al no estar sincronizada con el reloj esta señal se encuentra
atrasada un ciclo del DV e IQ de salida. Además por la tarjeta multiplexora pasan las señales de habilitación para
las tarjetas de adquisición provenientes de la tarjeta de control (en el punto 2.3.2 se especifica con mayor detalle).
H
E
A
D
E
R
CH1
H
E
A
D
E
R
CH2
DATA1
D
DV1
L
DVRX1
IQRX1
DVRX2
IQRX2
DATA2
D
DV2
L
SET
CLR
SET
CLR
Q
Q
DV1
DV2
Q
Q
D
D
SET
CL R
SET
CL R
Q DV
Q
IQ
Q
Q
DATA
DV
IQ
DV1
GCLK
EN_RX1
EN_RX2
T
O
C
O
N
T
R
O
L
C
A
R
D
Figura 20 Diagrama de bloques de MUX REX -2A.
Cuando se probó la tarjeta de recepción desarrollada en Jicamarca, con la tarjeta multiplexora del REX-
2A, se notaron una serie de problemas en la adquisición de datos y en la forma de las señales a la entrada de la
tarjeta. Al revisar la señal DV, a la salida de la tarjeta MUX tenía el ancho de tres ciclos de reloj y no de dos,
además los niveles de la señal DV e IQ a la entrada llegaban hasta 8V pico. Finalmente se encontró el problema
del ancho de DV a la salida, radica en que la nueva tarjeta de adquisición utiliza el flanco de bajada del reloj (véase
el circuito esquemático Anexo A) al llegar a la tarjeta multiplexora del REX-2A, pasa por una lógica combinacional
antes de ser sincronizada; esta lógica combinacional genera retrasos que en el caso de la tarjeta de adquisición del
REX-2X origina que se tome la señal DV en tres flancos y no en dos. Para solucionar este y los demás problemas,
se hizo un rediseño en la tarjeta de multiplexor que se muestra a continuación.
16

2.2.2.2 Multiplexor del equipo REX- 2X
Para hacer el diseño de la nueva tarjeta multiplexora, primero se analizó los requerimientos que esta tenía
y los problemas que hasta el momento presentaba: al trabajar las señales a 5V se observa una mayor distorsión de
la señales a la entrada de la tarjeta multiplexora y en las que tiene un bajo duty cycle (como DV e IQ), se observan
sobre impulsos de hasta 8V. Todo circuito secuencial debe inicialmente sincronizar todas sus señales de entrada,
antes de realizar cualquier lógica combinacional para evitar problemas con los retrasos que estos generan; todas las
señales que se conectan a la tarjeta de control deben pasar por el mismo bus (Header de 50 pines), para lo cual se
debe evitar la distorsión que se puedan generar entre señales como llevar la señal de reloj por el bus de datos.
En la figura 21 se muestra el diagrama de bloques de la tarjeta multiplexora del REX-2X, donde las
señales inicialmente son registradas, menos las que habilitan a los buffers, porque esto hubiese implicado el uso de
un arreglo más, ya que las señales de datos pasan por resistencias de bajo valor (entre 50 a 300 ohmios) antes de
ingresar a los buffers.
H
E
A
D
E
R
CH1
H
E
A
D
E
R
CH2
DVRX1
IQRX1
DVRX2
IQRX2
R ES I STOR
ARRAY
R ES I STOR
ARRAY
DATA1
DV1
DV1
DV2
DATA2
D
L
REGISTER
DV2
D
L
SET
CLR
SET
CLR
Q
Q
DVR1
DVR2
IQR1
IQR2
Q
Q
DV
IQ
DATA
DV
IQ
DVR1
GCLK
EN_RX1
EN_RX2
T
O
C
O
N
T
R
O
L
C
A
R
D
Figura 21 Diagrama de bloques de MUX REX -2X.
Para el caso de las entradas de DV, IQ y reloj, se diseñó el circuito que se muestra en la figura 22. Este
circuito se le denomina circuito de amortigüamiento, ya que recibe una señal con un sobre impulso hasta de 3V, y
se encarga de recortarlo y reducir el ruido de alta frecuencia.
17

VCC
Figura 22 Circuito de amortiguamiento de señales DV, IQ y CLK.
La resistencia en serie a la entrada se debe a que las compuertas o registros, por los cuales pasará la señal,
tienen una capacitancia de entrada muy pequeña (en el orden de pico faradios), que junto a la resistencia forman un
filtro pasabajos, el cual se escoge para dejar pasar las señales de interés. Bajo este mismo criterio es que se colocan
el arreglo de resistencias en el bus de datos.
Los diodos que se observan en la figura 22, son diodos rápidos encargados de eliminar los picos de voltaje
que estén fuera del rango del trabajo TTL, estos no fueron colocados en el bus de datos ya que no se observaban
sobre impulsos de consideración para agregarlos en el diseño, lo cual complicaría el ruteado del PCB.
2.2.3 Bloque de control.
Esta etapa recibe señales de dos lados; el primero las señales del multiplexor de canales que provienen de
los receptores digitales, y señales del controlador de radar (SYNCHRO, WINDOW y GCLK). La función principal
de esta tarjeta es permitir el paso de los datos, cuando ocurre la ventana del controlador de radar, estos datos son
enviados por un interfaz paralelo a una tarjeta de National Instruments (NI-6534), la cual se encuentra en una
computadora y es la encargada de almacenar los datos por medio de un software de control.
En la figura 23, se muestra el diagrama de bloques de esta tarjeta. Todo el control lo realiza un FPGA
FLEX10K10LC84 del fabricante ALTERA. El esquemático de esta tarjeta se encuentra en el Anexo D. El diagrama
de bloques muestra de manera resumida el circuito, ya que no se han colocado algunas señales que se utilizan y
algunas que pasan por inversores antes de entrar o salir del FPGA.
Las señales que recibe del Controlador de Radar son: La ventana de muestreo "window", el sincronismo
"synchro" y el reloj general de 32MHz.
18

DV
IQ
DATA IN
16
DV1
EN-BRD
4
FIFO
8 8
WINDOW
SYNCHRO
GCLK
FLEX 10K10LC84
DATA
OUT
16
8
8
FIFO
FIFO
8
8
32
REQ
N
I
D
A
Q
EF
N
I
2
8
WR
RESET
RD
FIFO
8
6
5
3
4
PCLK1
PCLK2
ACK2
Figura 23 Diagrama de bloques de la tarjeta de control.
Las señales que recibe de la tarjeta multiplexora son: los datos de los receptores digitales "Data_In", la
señal DV e IQ, la señal DV del primer canal "DV1" y envía la señal de habilitación "EN-BRD" para los receptores
digitales. De las cuatro FIFOS dos se utilizan para almacenar los datos "I" y dos para "Q", para eso la señal QUE
habilita escritura de la FIFO ocupa 2 bits; cuando se reinicia el sistema el FPGA reinicia a las FIFOS con la señal
de "RESET"; la señal de lectura "RD", activa la lectura de todas las FIFOS al mismo tiempo para enviar los datos
"I" Y "Q" en paralelo. Otra función de la FIFO, es la de almacenar datos cuando se tiene que esperar que termine la
ventana para poder leerlos (normalmente dentro de la ventana se puede realizar la escritura y lectura en las FIFOS)
como es el caso de experimentos de 8MHz a la salida de los receptores.
Para la comunicación con la NIDAQ, se utilizan las siguientes señales: El bus de datos de 32 bits; "REQ"
es la señal de confirmación si hay dato en el bus para que la NIDAQ lo capture; "PCLK1" es un reloj programable
y enviado por la NIDAQ que se utiliza para sincronizar la lectura de la FIFO, para el sistema REX se programa a
20MHz; "PCLK2" se utiliza como señal para habilitar a los receptores digitales; "ACK2" se utiliza como señal de
inicio para que el sistema comience a adquirir, al inicio envía un pulso de reset a todo el equipo.
2.3 Descripción lógica de la unidad de control.
Como se mostró en el punto 2.2.3, la lógica de control radica en un FPGA, para poder trabajar en este
FPGA existen dos caminos: utilizar el modo gráfico para hacer el diseño en base a compuertas y registros, o utilizar
un lenguaje de descripción de circuito como el VHDL (Very Hight Description Language). Para el caso del REX-
2A la lógica de control se diseño en el entorno gráfico del MAX-PLUS II, mientras que para el REX-2X la lógica
se desarrollo en VHDL utilizando el entorno QUARTUS II, ambos softwares de ALTERA.
La función de la unidad de control es de recibir los datos y sincronizarlos con el Controlador de Radar. La
tarjeta NI-6534 cuenta con un bus paralelo de 32 bits, y el bus de datos del AD6620 es de 16 bits y es compartido
por los canales real e imaginario; para aprovechar los 32 bits de la tarjeta y como unidad de almacenamiento
19

temporal se utiliza un arreglo de FIFOS, uno para el canal real y otro para el imaginario.
El sistema debe agregar una marca en los datos cada vez que llega la señal de SYNCHRO del controlador
de radar; la marca sirve para que una vez adquiridos los datos en software se verifique que el número de muestras
coincida con lo programado, para ello se escoge un buffer de lectura tal que la marca siempre se encuentre al inicio,
el número que se utiliza para la marca en ambos sistemas es "19200" para el canal real e imaginario.
Además, la unidad de control habilita a los receptores digitales, los cuales se deben hacer en tiempos
distintos con el fin de que no envíen datos al multiplexor al mismo tiempo. Para el REX-2A este retraso es de 6
ciclos de reloj y para el REX-2X es de 4 ciclos.
2.3.1 Transferencia de datos a la tarjeta NI-6534
La tarjeta NI-6534 cuenta con un bus de datos bidireccional de 32bits y 8 bits para control. Existen
muchas formas de transferir datos entre un periférico y la tarjeta NIDAQ, pero para la aplicación de REX se utiliza
transferencias con el bus de datos como entrada y con confirmación de escritura (usando las señales de control). A
continuación se muestran dos de los modos de transferencia de datos.
La transferencia tipo "Pattern I/O" con señal de confirmación externa, trabaja con el bus de datos (en
nuestro caso como entrada) y la señal de REQ como confirmación de un dato válido. En la figura 24 se muestra un
diagrama de tiempos para este tipo de transferencia, la señal de REQ se mantiene en baja y una vez colocado un
dato válido se pone a alta para que la NIDAQ capture este dato y un tiempo después (20ns como mínimo) se vuelve
a mandar a baja.
Figura 24 Transferencia "Patter I/O " con REQ externo.
El tipo de transferencia "BURST", es la que se utiliza para el sistema REX, para ello la tarjeta NIDAQ
genera un reloj interno programable que para nuestro caso es de 20MHz, el cual saldrá por el pin PCLK1. Además
se utilizan como señales de control ACK1 (NIDAQ a REX) y REQ1 (REX a NIDAQ).
En la figura 25, se muestra un diagrama de tiempos para una transferencia del tipo "BURST". Para que la
NIDAQ adquiera un dato se debe cumplir: cuando se requiera adquirir datos se debe mandar a alta ACK1 (por
software), lo cual habilitará a la NIDAQ; cuando se tenga un dato listo este se debe ingresar por el puerto de datos
y asegurarse que en el flanco de subida de PCLK1 se encuentre el dato y el REQ en alta para asegurar la captura.
Viendo el gráfico, los datos que se estarían ingresando para el ejemplo son: 19200, 5, -3, 0, 6, -4, 1, 5 y -1.
20

Figura 25 Diagrama de tiempos de transferencia tipo "BURST".
En el caso de REX, el reloj de 20MHz de la NIDAQ se utiliza para sincronizar la lectura de la FIFO, la
cual por ser asíncrona requiere que se genere el pulso de lectura que se realiza en baja, por esta razón no se puede
transferir un dato por cada ciclo de PCLK1, sino cada dos. En la figura 26 se muestra una lectura de datos del
sistema REX utilizando la transferencia del tipo "BURST", está se haría de la siguiente forma: Una vez que ACK1
está en alta ya que las FIFOS tienen datos para transferir primero se habilita la lectura de la FIFO (en baja), luego
al siguiente ciclo se genera el flanco para REQ1 que permite la captura y además se deshabilita RD_FIFO para
actualizar su contador, así se realiza sucesivamente hasta obtener todos los datos que se desean leer a lo que
RD_FIFO regresa a alta y REQ genera un pulso más para recoger el último dato. Para este ejemplo los datos
capturados serían: 19200, 5, -3, 1, -6. En el caso de que la FIFO esté vacía REQ1 y RD_FIFO se deshabilitan.
Figura 26 Diagrama de tiempos para una transferencia REX - NIDAQ.
2.3.2 Sincronización entre señales del multiplexor y el Controlador de Radar
Las señales del Receptor Digital y el Controlador de Radar, sólo se encuentran sincronizadas por el reloj
de 32MHz, para lograr una sincronización entre el WINDOW y las señales del receptor es necesario desarrollar un
bloque en la unidad de control que se encargue de que el número de muestras que se calcula esté dentro de la
ventana para que sean adquiridas y agregando la marca se tengan paquetes en los cuales al inicio de estos se tenga
la marca y si no, se asume un error en sincronismo y el sistema se inicializará (todo este proceso se realiza por
software).
Para poder explicar este funcionamiento lo haremos con un ejemplo: considerando que se están usando los
dos canales de adquisición, cuya tasa de salida es de 4MHz y el reloj es de 32MHz. Por el lado del controlador de
21

adar se escoge que capture dos muestras con 4MHz de resolución.
En la figura 27 se muestra el diagrama de tiempos, para este ejemplo de un canal (DV=DV1) se están
considerando dos casos: uno con la señal DV1 dentro de la ventana (DV1_a) y otra el caso critico donde DV1 está
un ciclo fuera y otro dentro de la ventana (DV1_b).
Figura 27 Diagrama de tiempos para el ejemplo.
Para lograr el sincronismo, se tomará a la señal DV del canal uno como referencia, ya que esta señal es la
primera en habilitarse y por ende la primera en llegar (la otra llega cuatro ciclos después para REX-2X y seis para
REX-2A).El procedimiento consiste en verificar en que momento ocurre un DV1, teniendo también en cuenta el
caso crítico, y generar un nuevo DV, IQ y Data que vayan junto con un nuevo WINDOW el cual coincidirá con el
inicio del primer DV1 de la ventana, y se cortará con el último DV. La señal de SYNCHRO dura cuatro ciclos de
reloj ya que el Controlador de Radar del sistema REX trabaja con pasos de 125ns (8MHz) y en este donde se
genera esta señal.
A todas las señales que entran al bloque de sincronización se les retrasan dos ciclos de reloj, para poder
trabaja r con el caso crítico mostrado en DV1_b de la figura 27.
2.3.3 Lógica de control del REX-2A
En el Anexo A se muestra la descripción gráfica de la unidad de control del REX-2A. Para REX-2X se
separó en bloques la lógica de control para un diseño modular (ofrece ventajas en el diseño y las pruebas
independientes), muchos de estos bloques se basan en la lógica del REX-2A.
2.3.4 Lógica de control del REX-2X
Para la descripción lógica de la unidad de control del REX-2X, se dividió el diseño en cinco bloques bien
definidos (partiendo del principio de modulación) los cuales permiten ser diseñados probados independientemente,
estos bloques son:
• Bloque ENABLE_RECEIVERS: Este bloque recibe la señal de habilitación desde la NIDAQ y habilita
los receptores uno cada cuatro ciclos después del otro.
• Bloque INPUT_SYNC: Es el encargado de sincronizar las señales que vienen desde la tarjeta multiplexora
22

(de los receptores digitales) y del Controlador de Radar, basándose en la sincronización mostrada en el punto 2.3.2.
• Bloque ADQ_NIDAQ: Encargada de controlar a los demás bloques desde su habilitación, reseteo,
escritura, lectura, escritura de marcas, etc.
• Bloque PREPARE_SIGNAL: Se encarga de preparar las señales de escritura de datos para cada grupo de
FIFOS (I y Q) teniendo en cuenta que la escritura en la FIFO es asíncrona. Además escribe las marcas.
• Bloque FIFO_CONTROL: Es el encargado de la lectura y escritura de las FIFOS, para lo cual trabaja con
dos relojes: El reloj general de 32MHz y el reloj de la NIDAQ de 20MHz.
estado.
A continuación se muestra detalladamente cada uno de estos bloques junto con sus tablas y máquinas de
2.3.4.1 Bloque ENABLE_RECEIVERS
Para habilitar a los receptores, este bloque utiliza dos señales de control: NPCLK2 (desde la NIDAQ) y
WINDOW (desde el Controlador de Radar), para habilitar el sistema NPCLK2 debe estar en baja (señal invertida
de PCLK2) y debe llegar una ventana de muestreo. En la figura 28 se muestra sus entradas y salidas y en la Tabla 4
se muestra la descripción de cada entrada y salida.
NPCLK2
EN_D
WINSYNC
ENABLE_RECEIVERS
EN_C
EN_B
GCLK
EN_A
Figura 28 Bloque ENABLE_RECEIVERS.
SEÑAL
GCLK
WINDOW
NPCLK2
EN_D, EN_C,
EN_B, EN_A
DESCRIPCIÓN
Reloj general de 32MHz.
Señal de Windows del Controlador de Radar.
Señal negada de PCLK2 de la NIDAQ usada para habilitar desde el software.
Señales que van a los habilitadores de los receptores digitales (D es para el canal 1
y C para el 2).
Tabla 4 Frecuencias centrales a la salida del ADC para el Radar SOUSY (MHz)
En la figura 29 se muestra su máquina de estados de este bloque. La señal "Contador" se activa cuando
sale del estado RX_DISABLE y se incrementa cada ciclo de reloj hasta que regresa a RX_DISABLE donde se
limpia y deshabilita. En la tabla 5 se muestra la tabla de salidas y estados para esta máquina de Moore.
23

NPCLK2 = ’0’
NPCLK2 = ’1’
RX
Disable
NPCLK2 = ’1’ |
WINSYNC =’0’
NPCLK2 = ’0’ &
WINSYNC =’1’
Contador

SEÑAL
DESCRIPCIÓN
GCLK
Reloj general de 32MHz proveniente del Controlador de Radar.
DV, IQ
Señal DV e IQ, provenientes de la tarjeta multiplexora.
DV1
Señal DV del primer canal de Receptor Digital conectado al multiplexor.
WINDOW, RCSYNC Señales WIN y SYNC del Controlador de Radar.
DATA_IN
Bus de datos del Receptor Digital que pasan por la tarjeta Multiplexora.
DATA_OUT Bus de datos sincronizados.
DV_SYNC,IQ_SYNC Señal DV e IQ sincronizadas.
RCSYNCOUT Señal de SYNC sincronizada con las demás señales de salida.
WINSYNC
Señal que permite el paso de los datos sincronizados.
Tabla 6 Descripción de señales del bloque INPUT_SYNC.
En la figura 31, se muestra la máquina de estados de INPUT_SYNC. Cuando se encuentra en el estado
"SYNC_ENABLE = '1' ", la señal WinSync se encuentra en alta como se muestra en la figura 27 en el punto 2.3.2.
Cuando Winsync se encuentra en alta las señales de DVsync e IQsync pueden pasar, caso contrario no deja pasar
estas señales para no activar los siguientes bloques.
DV1 = ’0’ |
WINDOW =’0’
SYNC__
ENABLE
= ’0’
DV1 = ’1’ &
WINDOW =’1’
SYNC__
ENABLE
= ’1’
DV1 = ’1’ &
WINDOW =’0’
DV1 = ’0’ |
WINDOW =’1’
Figura 31 Máquina de estados de INPUT_SYNC.
2.3.4.3 Bloque ADQ_NIDAQ
Este bloque es el encargado de inicializar y habilitar la adquisición de datos que van a la FIFO, además de
habilitar el almacenamiento de la marca cuando llega la señal de SYNCHRO. En la figura 32 se muestra el bloque
ADQ_NIDAQ con sus entradas y salidas, las cuales se describen en la tabla 7.
25

CTRLC
CLR_FIFO
RCSYNC
ADQ_NIDAQ
EN_RX
GCLK
WR_MARK
Figura 32 Bloque ADQ_NIDAQ.
SEÑAL
GCLK
CTRLC
RCSYNC
CLR_FIFO
EN_RX
WR_MARK
DESCRIPCIÓN
Reloj general de 32MHz proveniente del Controlador de Radar.
Señal de Habilitación negada de ACK2 proveniente de la NIDAQ.
Señal proveniente de INPUT_SYNC, utilizada para habilitar la escritura de marca.
Envía una señal para limpiar las FIFOS y ponerlas en un estado inicial.
Habilita el paso de datos al bloque PREPARE_SIGNAL.
Le dice al bloque PREPARE_SIGNAL que escriba la marca en las FIFOS.
Tabla 7 Descripción de señales del bloque ADQ_NIDAQ.
En la figura 33, se muestra la máquina de estados de este bloque, mientras no se habilite CTRLC (en
baja), este se queda en un estado de stand by, pero una vez habilitándose espera al primer SYNCRHO y se escribe
la marca (para esto se utiliza tres estados ya que se quiere guardar dos marcas).
CTRLC = ’1’ |
RCSYNCOUT =’1’
ADQ
STB
CTRLC = ’0’ &
RCSYNCOUT =’0’
RCSYNCOUT =’1’
ADQ
CLRF
RCSYNCOUT =’0’
ADQ
MARK2
ADQ
MARK1
RCSYNCOUT =’1’
RCSYNCOUT =’0’
ADQ
SYNC
END
RCSYNCOUT =’0’
ADQ
MARK3
ADQ
NO
MARK
RCSYNCOUT =’1’
Figura 33 Máquina de estados de ADQ_NIDAQ.
Se permite el paso de datos, mientras está habilitado el sistema no reciba la señal de SYNCHRO, si la
recibe espera a que se termine la marca para entrar al estado de escritura de marca. En la tabla 8 se muestra la tabla
de estados salidas para esta máquina de Moore.
26

ESTADO CLR_FIFO EN_RX WR_MARK
ADQ_STB '0' '0' '0'
ADQ_CLRF '1' '0' '0'
ADQ_MARK1,2,3 '0' '1' '1'
ADQ_NO_MARK '0' '1' '0'
ADQ_SYNC_END '0' '1' '0'
Tabla 8 Tabla Estado vs. Salida de ADQ_NIDAQ.
2.3.4.4 Bloque PREPARE_SIGNAL
Este bloque es el encargado de separar en un ciclo de reloj entre los datos para I y Q, además de indicar al
bloque de control de FIFO si debe guardar los datos en las memorias para el canal real o imaginario, además
reenvía la orden de marca que recibe de ADQ_NIDAQ. En la figura 34 se muestra el diagrama de este bloque con
sus entradas y salidas descritas en la tabla 9.
DATA_IN
16
DV_IN
IQ_IN
EN_RX
MARK_IN
GCLK
PREPARE_SIGNAL
DATA_OUT
16
DV_OUT
IQ_OUT
FIFO_MARK
LOCK
Figura 34 Bloque PREPARE_SIGNAL.
SEÑAL
DESCRIPCIÓN
GCLK
Reloj general de 32MHz proveniente del Controlador de Radar.
DV_IN, IQ_IN Señal DV e IQ sincronizadas por medio de INPUT_SYNC.
EN_RX
Señal de habilitación para el paso por este bloque.
MARK_IN Señal que indica que se debe escribir una marca en las FIFOS.
DATA_IN Datos sincronizados por medio de INPUT_SYNC.
DATA_OUT Datos de Salida
DV_OUT, IQ_OUT Salida de DV e IQ que serán utilizadas para seleccionar el bloque de FIFO.
FIFO_MARK Habilita la escritura de la Marca.
LOCK
Bloquea la lectura de la FIFO.
Tabla 9 Descripción de señales del bloque PREPARE_SIGNAL.
En la figura 35 se muestra la máquina de estados de este bloque. Cuando se recibe la señal de habilitación
de marca esta se reenvía al control de FIFO y tiene prioridad sobre los datos I y Q. Los Datos de I son enviados
directamente y los datos Q son almacenados para ser enviados en el siguiente ciclo de reloj.
27

MARK_IN = ‘1’
SEND
MARK
MARK_IN = ‘1’
MARK_IN = ‘0’
WAIT
DV
DV = ‘0’ |
IQ = ‘1’
EN_RX = ‘0’
DV = ‘1’ &
IQ = ‘1’
SEND I
SEND
Q
SLEEP
DV = ‘1’ &
IQ = ‘0’
Figura 35 Máquina de estados de PREPARE_SIGNAL.
En la tabla 10, se muestra la tabla estado salida para este bloque, estas señales son enviadas al bloque de
control de FIFO para la escritura de los datos.
ESTADO DV_OUT IQ_OUT LOCK FIFO_MARK
WAIT_DV '0' '0' '0' '0'
SEND_MARK '1' '0' '1' '1'
SEND_I '1' '1' '1' '0'
SLEEP '0' '0' '1' '0'
SEND_Q '1' '0' '1' '0'
Tabla 10 Tabla Estado vs. Salida de PREPARE_SIGNAL.
2.3.4.5 Deshabilitación en escritura
En el momento en el cual se están escribiendo datos a la FIFO, es necesario deshabilitar la lectura ya que
al usarse FIFOs asíncronas, pueden ocurrir errores al escribir y leer al mismo tiempo. Además, esta deshabilitación
es de dos ciclos de reloj de PCLK1 como se muestra en la figura 36, con el fin de asegurar el tiempo necesario para
completar los estados de escritura en las FIFOs.
28

LOCK
PCLK1
D
SET
Q
D
SET
Q
LOCK_RD
CL R
Q
CL R
Q
Figura 36 Esquemático para deshabilitar durante la escritura
2.3.4.6 Bloque FIFO_CONTROL
Esta unidad es la encargada de controlar la lectura y escritura en las FIFOS, además controla las señales
de confirmación de lectura para la NIDAQ. En la figura 37 se muestra el diagrama de bloques de esta unidad, los
datos I, Q y escritura de la marca lo recibe del bloque PREPARE_SIGNAL. En la tabla 11 se muestra la
descripción de las entradas y las salidas de este bloque.
DATA_IN
16
MARK
WR_IN
EN_WR
CLR
PCLK1
LOCK_RD
EF
GCLK 2
FIFO_CONTROL
DATA_OUT
16
RESET_FIFO
WR_OUT
2
REQ
EN_RD
Figura 37 Bloque FIFO_CONTROL.
29

SEÑAL
DESCRIPCIÓN
GCLK Reloj general de 32MHz proveniente del Controlador de Radar.
PCLK1 Reloj de la NIDAQ de 20MHz.
CLR Señal para indicar el estado de reseteo de este bloque incluyendo las FIFOS.
LOCK_RD Bloquea la lectura de las FIFOS.
EF
Avisa al bloque que las FIFOS se encuentran vacías.
EN_WR Habilita la escritura en las FIFOS
WR_IN Habilita la escritura en la FIFO para el Canal I ó para el canal Q.
MARK Habilita la escritura de marca en las FIFOS.
DATA_IN Bus de datos provenientes de prepare signal.
DATA_OUT Bus de datos que va a las FIFOS.
WR_OUT Habilitador de escritura que se conecta a las FIFOS.
RESET_FIFO Señal conectada a los RESET de las FIFOS.
REQ Señal que se envía para hacer un REQUEST de escritura a la NIDAQ.
EN_RD Habilitador de lectura conectada a las FIFOS.
Tabla 11 Descripción de señales del bloque FIFO_CONTROL.
En la figura 38 se muestra la máquina de estados para la escritura de las FIFOs, existen dos bloques
adheridos a esta parte: uno para originar un retraso en el reset de las FIFOs y otro para el control de lectura. La
tabla 12 muestra las condiciones que deben de cumplirse para los estados de escritura. En la tabla 13 se muestra los
estados salidas para el bloque de escritura, en la marca se habilita la escritura de los dos bloques de FIFO (I y Q),
con el fin de hacerlo en menor tiempo.
CLR = ‘0’ &
EnWR = ‘0’
CONDICION Q
WAIT
DATA
CLR = ‘1’
CLRFEND = ‘1’
CONDICION M
CLEAR
FIFO
PUT Q
DATA
CONDICION I
PUT
MARK
PUT I
DATA
Figura 38 Máquina de estados de FIFO_CONTROL.
30

CONDICIÓN I
CONDICIÓN Q
CONDICIÓN M
EN_WR='1', MARK='0', WR_IN='0'.
EN_WR='1', MARK='0', WR_IN='1'.
EN_WR='1', MARK='1'.
Tabla 12 Condiciones para escritura en FIFO_CONTROL.
ESTADO WR_OUT DATA_OUT
CLEAR_FIFO "00" 0
WAIT_DATA "00" 0
PUT_MARK "11" 19200
PUT_IDATA "10" DataIn
PUT_QDATA "01" DataIn
Tabla 13 Tabla Estado vs. Salida de FIFO_CONTROL.
El otro bloque dentro de FIFO_CONTROL es FIFO_READ, encargado de enviar la señal de lectura a la
FIFO y de confirmación de dato en el bus a la NIDAQ. El clock con el que trabaja este bloque es enviado por la
NIDAQ por PCLK1 y es de 20MHz. Ya que se necesitan por lo menos dos ciclos para realizar una lectura (un ciclo
para colocar la data y otro para confirmar a la NIDAQ) la tasa de transferencia máxima hacia la PC será de
10MSPS (considerando un sample como 32 bits por el canal I y Q).
DR = ‘1’
DR = ‘1’
STAND
BY
DR = ‘0’
READ
ACK
DR = ‘0’
PUT
DATA
Figura 39 Máquina de estados de FIFO_READ.
En la tabla 14, muestra los estados salidas para este bloque. Las condiciones para que se pueda salir del
estado de STAND_BY es que no se escriben datos, ni se resetean las FIFOS y que la bandera de FIFO vacía no este
activada (que tenga datos almacenados).
ESTADO REQ EN_RD
STAND_BY '1' '0'
PUT_DATA '1' '1'
READ_ACK '0' '0'
Tabla 14 Tabla Estado vs. Salida de FIFO_READ.
31

2.4 Software Del Sistema.
El equipo REX transfiere sus datos a una computadora, para ello National Instruments ofrece un conjunto
de drivers y librerías para el desarrollo de aplicaciones que puedan controlar la NIDAQ-6534. Para la adquisición
del sistema REX, se utilizan las librerías para Visual C++ ya que todo el desarrollo se encuentra hecho en este
entorno de desarrollo.
2.4.1 Software “ACQUIRE PANEL CONTROL”
Este software permite adquirir datos desde la tarjeta NIDAQ y almacenarlos en forma de dato crudo, con
un formato de cabecera propio. En la figura 40 se muestra la interfaz que se visualiza en el software, la ventana
gráfica muestra el primer profile de todo el paquete de datos que recibe en cada interrupción de la NIDAQ.
Figura 40 Panel principal de ACQ PANEL CONTROL.
Los parámetros para el experimento, se pueden ingresar de forma directa en el cuadro de diálogo de la
figura 41, o también desplegando el combo box y seleccionando alguno de los experimentos preestablecidos.
Figura 41 Cuadro de diálogo para ingreso de parámetros.
32

2.4.2 Software “ACQUIRE CONSOLE”
Este software de adquisición permite almacenar los datos en el formato dado en Jicamarca, crear
subcarpetas para luego almacenar en cada una 1000 archivos y además tiene una mayor portabilidad, ya que tiene
sus librerías encapsuladas en espacios de nombre. Actualmente este software corre bajo modo consola de DOS y el
programa principal cuenta con solo 6 funciones para el manejo de la adquisición y almacenamiento. Estas
funciones se detallan en la tabla 15.
FUNCIÓN
PrintMainMenu
DESCRIPCIÓN
Esta función permite imprimir el menú que aparece en la consola que permite
iniciar la adquisición, almacenarla y salir del software.
AllocateMemory
Esta función permite separar el espacio de memoria que utilizará la NIDAQ para
transferir sus datos desde la tarjeta hacia la memoria.
NIDAQEvent
GetFileName
Cuando la memoria asignada se llena ocurre una interrupción y esta función es
llamada, aquí se verifica si se encuentran las respectivas marcas y se almacena si
se encuentra activada esa opción.
Esta función devuelve el nombre del archivo correspondiente (según el formato
Jicamarca), y crea la carpeta respectiva si es el primero de 1000 archivos.
SaveRawData
Almacena el Buffer recibido de la NIDAQ en un archivo con cabecera
Jicamarca, después de haber removido las marcas.
FreeMemory
Libera el espacio de memoria asignado por la función AllocateMemory.
Tabla 15 Descripción de funciones en software ACQUIRE CONSOLE.
33

3. RESULTADOS
Las pruebas realizadas en el equipo REX-2X, evalúan tasas máximas de transferencia, rango dinámico y
nivel de ruido para diferentes experimentos.
3.1 Transferencia Máxima
Al trabajar con un reloj de 32MHz, en los receptores digitales se logra una máxima tasa de muestreo de
salida de 8MHz (debido a que el mínimo decimado en el AD6620 es de 4). Además para un experimento de 8MHz
sólo se puede utilizar un canal y esto se debe a que la transferencia entre las FIFOS y la NIDAQ se realiza a
10MHz (toma dos ciclos de reloj leer un dato).
Para un experimento de 8MHz, no se pueden vaciar datos de las FIFOS mientras se encuentra la ventana
(en experimentos de menor tasa, se puede leer y escribir dentro de la ventana). Por lo tanto, para estos
experimentos la ventana debe ser menor al 50% del IPP, para permitir que lo que se almacena en las FIFOS sea
vaciado cuando la ventana este inactiva.
También se debe tener en cuenta que para este experimento la cantidad de datos que se puede almacenar
por ventana debe ser menor a la capacidad de las FIFOS que es de 64Kdatos.
3.2 Pruebas de rango dinámico
Para hacer estas pruebas se utilizó un generador de señales a dos frecuencias: una para la frecuencia del
Radar de Jicamarca y otra para el Radar de SOUSY desintonizados en 1KHz para observar una onda senoidal en el
software ACQUIRE PANEL CONTROL. Para la tabla 16, el experimento utilizado es “Ionosfera 450Km” cuya
tasa de muestreo a la salida es de 20KHz, el nivel de señal inyectado en la entrada se controla desde el generador
de señales.
MEDIDA TARJETA 1 TARJETA 2
Ruido de 50Ω a 49.92MHz 6 bits excitados 6 bits excitados
Señal Mínima a 49.92MHz -100dBm -103dBm
Señal Máxima a 49.92MHz -30.92dBm -30.8dBm
Rango Dinámico a 49.92MHz 69.08dB 72.2dB
Ruido de 50Ω a 53.5MHz 6 bits excitados 6 bits excitados
Señal Mínima a 53.5MHz -95dBm -100dBm
Señal Máxima a 53.5MHz -30.9dBm -30.78dBm
Rango Dinámico a 53.5MHz 64.1dB 69.22dBm
Tabla 16 Pruebas para experimento Ionosfera 450Km.
La tabla 17, muestra los resultados para el experimento “Júpiter 2006” cuya tasa de muestreo a la salida es
34

de 2MHz. Se puede observar que el nivel de ruido para este experimento es mayor, debido al mayor ancho de
banda que cuenta el filtro del AD6620.
MEDIDA TARJETA REX2X-001 TARJETA REX2X-002
Ruido de 50Ω a 49.92MHz 9 bits excitados 9 bits excitados
Señal Mínima a 49.92MHz -70dBm -70dBm
Señal Máxima a 49.92MHz -19.96dBm -19.96dBm
Rango Dinámico a 49.92MHz 50.04dB 50.04dB
Ruido de 50Ω a 53.5MHz 8 bits excitados 8 bits excitados
Señal Mínima a 53.5MHz -95dBm -100dBm
Señal Máxima a 53.5MHz -30.9dBm -30.78dBm
Rango Dinámico a 53.5MHz 64.1dB 69.22dBm
Tabla 17 Pruebas para experimento Júpiter 2006.
35

4. BIBLIOGRAFÍA
[1] NATIONAL INSTRUMENTS CORPORATE, NI 653X User Manual for Traditional NI-DAQ,
U.S.A. 1997.
[2] VOLNEI A. PEDRONI, Circuit Design with VHDL, 4ta. Edición. Cambridge, Massachusetts.
London, England. MIT Press, 2004.
[3] ANALOG DEVICES, 67 MSPS Digital Receive Signal Processor AD6620, U.S.A. 2001.
www.analog.com
[4] ANALOG DEVICES, 12-Bit 65 MSPS IF Sampling A/D Converter AD6640, U.S.A. 2003.
www.analog.com
[5] ANALOG DEVICES, AD6620 Evaluation Board Manual, www.analog.com
[6] MICROSOFT VISUAL STUDIO, MSDN documentation for visual studio 2005.
http://msdn.microsoft.com/es-es/library/60k1461a (VS.80).aspx
[7] ALTERA, FLEX 10K Embedded Programmable Logic Device Family, January 2003 version 4.2.
http://www.altera.com/literature/ds/dsf10k.pdf
[8] FAIRCHILD SEMICONDUCTOR, http://www.fairchildsemi.com
[9] CYPRESS SEMICONDUCTOR, http://www.cypress.com
[10] MINICIRCUITS, http://www.minicircuits.com
[11] TEXAS INSTRUMENTS, http://www.ti.com
[12] Informe Tecnico del Módulo DDS Multifrecuencia.
[13] Informe Tecnico del Controlador de Radar.
36

5. ANEXOS
ANEXO A Programación y configuración del sistema de adquisición
Paso 1: Se realizan las conexiones del Equipo REX-2X con el Controlador de Radar y la PC, así como se muestra
en la figura 42.
REX-2X
CLK WIN SYNC
CLK
ANT
CLK
ANT
OFF
CHANNEL 1
CHANNEL 2
CLK
(CR)
WIN
(CR)
SYNC
(CR)
CLK 1
(CR)
CLK 2
(CR)
± 1 Vpp; 50 Ω ± 1 Vpp; 50 Ω
(From Antena) (From Antena)
PROGRAMMING PORT CH1 (PC)
REX-2X
RXD-01
RXD-02
NYDAQ CONNECTOR
AC
PROGRAMMING PORT CH2 (PC)
PARALLEL PORT (PC)
RADAR CONTROLLER
CLK WIN SYNC
CLK
CLK
OFF
CLK
(REX2X)
WIN
(REX2X)
SYNC
(REX2X)
CLK 1
(REX2X)
CLK 2
(REX2X)
Figura 42 Diagrama de interconexiones para la programacicion del REX-2X
37

Paso 2: Prendemos el Equipo REX-2X
Paso 3: Configuración del Sistema de Adquisición y para ello realizamos los siguientes pasos:
1. Configuración adecuada del DDS.
Consultar [12].
2. Configuración adecuada del Controlador de Radar.
Consultar [13].
3. Configuración adecuada del Receptor Digital.
Paso 1 Configuración la tarjeta de control.
La configuración de la tarjeta de control es automática debido a que cuenta con una memoria EPROM
AT17LV010A, la cual guarda el archivo REX30.sof. El archivo se encuentra adjunto en el CD.
Paso 2 Configuración la tarjeta del REX-2X.
La programación de la tarjeta REX-2X se hizo sobre dos programs software. EL primer programa es el
Control Software, AD6620.exe, y el segundo programa es el Analog Devices AD6620 Filter Design Software,
Fltdsgn.exe.
1
INPUT DATA MODE
3
2
NUMERICALLY
CONTROLLED
OSCILLATOR
CLOCK
4
COEFFICIENT
FILTER
Figura 43 Ventana de configuración de la tarjeta REX-2X
38

En la figura 43 se muestra el Chip Mode (1) que se tiene que elegir, nosotros siempre seleccionaremos
“Single Channel Real”.
El segundo paso es revisar el Sample Rate/Ch. (2), utilizamos un clock de 32MHz. Lo siguiente es
revisar el NCO Frequency (3), para el sistema del Radar Sousy, con frecuencia de operación igual a 53.5 MHz, y
un clock de 32MHz el NCO Frequency resulta 10.5 MHz. Y finalmente el Coefficient Filter (4) donde los filtros
generados con el AD6620 Filter Design Software son descargados a la AD6620 Evaluation Board con el Control
Software.
39

ANEXO B Código Fuente
JICAHEADER.H
#include
#include
#include
//$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$
//$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$
//$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$
#define EXP_RAWDATA 0
#define EXP_SPECTRA 1
#define EXP_WAVELET 2
#define EXP_CROSSCORRELATION 3
//#define RAWDATA 0
//#define SPECTRA 1
#define MAX_WINDOWS 20
#define MAX_CODE_BITS 1024
#define MAX_CODES 1024
#define MAX_TAUS 1024
#define MAX_EXPERIMENTOS 100
#define MAX_CHANNELS 16
/********Constantes para las lineas 5 y 6************/
#define NONE 0
#define FLIP 1
#define CODE 2
#define SAMPLING 3
#define LIN6DIV256 4
#define SYNCHRO 5
/*****************************/
/********Constantes para Tipo de Código ************/
#define CODE_NONE 0
#define CODE_USERDEFINE 1
#define CODE_BARKER2 2
#define CODE_BARKER3 3
#define CODE_BARKER4 4
#define CODE_BARKER5 5
#define CODE_BARKER7 6
#define CODE_BARKER11 7
#define CODE_BARKER13 8
#define CODE_AC128 9
#define CODE_COMPLEMENTARYCODE2 10
#define CODE_COMPLEMENTARYCODE4 11
#define CODE_COMPLEMENTARYCODE8 12
#define CODE_COMPLEMENTARYCODE16 13
#define CODE_COMPLEMENTARYCODE32 14
#define CODE_COMPLEMENTARYCODE64 15
#define CODE_COMPLEMENTARYCODE128 16
#define CODE_BINARY28 17
/*****************************/
//decoding
#define DECODING_TIME_DOMAIN
#define DECODING_FREQ_DOMAIN
#define DECODING_INV_FREQ_DOMAIN
/*****************************/
//Acquisicion nAcqFlags
#define FLAG_ACQ_ALL_CHANNELS
#define FLAG_ACQ_ALL_FIFOS
#define FLAG_ACQ_2CH_PER_INPUT
0x00000001
0x00000002
0x00000004
0x00000001
0x00000002
0x00000004
/*****************************/
#define FLAG_COHERENT_INTEGRATION
#define FLAG_DECODE_DATA
#define FLAG_SPECTRA_CALC
#define FLAG_INCOHERENT_INTEGRATION
0x00000001
0x00000002
0x00000004
0x00000008
40

#define FLAG_POST_COHERENT_INTEGRATION
#define FLAG_SHIFT_FFT_DATA
#define FLAG_DATATYPE_CHAR
#define FLAG_DATATYPE_SHORT
#define FLAG_DATATYPE_LONG
#define FLAG_DATATYPE_INT64
#define FLAG_DATATYPE_FLOAT
#define FLAG_DATATYPE_DOUBLE
#define FLAG_DATAARRANGE_CONTIGUOUS_CH
#define FLAG_DATAARRANGE_CONTIGUOUS_H
#define FLAG_DATAARRANGE_CONTIGUOUS_P
#define FLAG_SAVE_CHANNELS_DC
#define FLAG_DEFLIP_DATA
#define FLAG_DEFINE_PROCESS_CODE
#define FLAG_INVFFTDECODING
#define FLAG_RESERVED02
#define FLAG_RESERVED03
#define FLAG_RESERVED04
#define FLAG_RESERVED05
#define FLAG_RESERVED06
#define FLAG_RESERVED07
#define FLAG_RESERVED08
#define FLAG_RESERVED09
#define FLAG_RESERVED10
#define FLAG_RESERVED11
#define FLAG_RESERVED12
#define FLAG_RESERVED13
#define FLAG_RESERVED14
0x00000010
0x00000020
0x00000040
0x00000080
0x00000100
0x00000200
0x00000400
0x00000800
0x00001000
0x00002000
0x00004000
0x00008000
0x00010000
0x00020000
0x00040000
0x00080000
0x00100000
0x00200000
0x00400000
0x00800000
0x01000000
0x02000000
0x04000000
0x08000000
0x10000000
0x20000000
0x40000000
0x80000000
/*-: Data Mode :-*/
#define DEMO_16BIT_CMPLX_MODE 0
#define DEMO_20BIT_CMPLX_MODE 1
#define DEMO_16BIT_REAL_MODE 2
#define DEMO_16BIT_DLY_CMPLX_MODE 4
//RESYNCHRO METHODS
#define RESYNCHRO_RESET_RC 1
#define RESYNCHRO_WAIT_LASTSAMPLE 2
//EXTERNAL GATE STATE
#define EXTGATE_DISABLED 0
#define EXTGATE_ENABLED 1
//EXTERNAL GATE POLARIZATION
#define ACTIVE_HIGH 0
#define ACTIVE_LOW 1
//$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$
//$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$
//$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$$
namespace JicaHeader
{ typedef struct _BasicHeader
{ unsigned long nHeaderlength;
unsigned short nHeaderVer;
unsigned long nBlockCounter;
struct __timeb32 FullTime;
unsigned long nError;
}BasicHeader;
typedef struct _SystemParam
{ unsigned long m_nHeader_Sys_Length;
unsigned long m_nSamples;
unsigned long m_nProfiles;
unsigned long m_nChannels;
unsigned long m_nADCResolution;
unsigned long m_nPCIDIOBusWidth;
} SystemParam;
typedef struct _RadarControllerParam
{ unsigned long m_nHeader_RC_length;
unsigned long m_nEspType;//0:normal,1:Join
unsigned long m_nNTX;
float
m_fIPP;
float
m_fTXA;
float
m_fTXB;
41

unsigned long m_nNum_Windows;
unsigned long m_nNum_Taus;
unsigned long m_nCodeType;
unsigned long m_nLine6_Function;
unsigned long m_nLine5_Function;
float
m_fCLOCK;
unsigned long m_nPrePulseBefore;
unsigned long m_nPrePulseAfter;
char
m_sRango_IPP[20];
char
m_sRango_TXA[20];
char
m_sRango_TXB[20];
} RadarControllerParam;
typedef struct _ProcessParam
{ unsigned long m_nHeader_PP_Length;
unsigned long m_nExperimentType;
unsigned long m_nSizeOfDataBlock;
unsigned long m_nFFTorProfilesperBlock;//en Spectra = FFT,m_nFFTPoints
unsigned long m_nDataBlocksperFile;
unsigned long m_nData_Windows;
unsigned long m_nProcessFlags;
unsigned long m_nCoherentIntegrations;
unsigned long m_nIncoherentIntegrations;
unsigned long m_nTotalSpectra;//si 0.....no hay m_nSpectraCombinations
} ProcessParam;
typedef struct _GlobPParam
{ ProcessParam FixPP;
bool m_bSaveData;
bool bCreateDayDir;
bool bNameInDirectory;
bool m_bBeginOnStart;
bool m_bFifoReadMode;
unsigned char *Dyn_nSpectraComb;
unsigned char *Dyn_nCardSequence;
char m_sExpName[_MAX_PATH];
char m_sBaseDirectory[_MAX_PATH];
char m_sCurrentDirectory[_MAX_PATH];
char m_sProfilesRange[_MAX_PATH];
char sHWConfFile[260];
char** m_sIniFiles;
float* Dyn_sfDataH0;
float* Dyn_sfDataDH;
float* Dyn_sfProcessWH0;
float* Dyn_sfProcessWDH;
unsigned long m_nDigiDividedBy;
unsigned long m_nMWidth;
unsigned long m_nExtGatePolarization;
unsigned long m_nResynchoMethod;
unsigned long m_nExtGateState;
unsigned long m_nNumConfFiles;
unsigned long m_nFFTPoints;//aumentado 7/1/04
unsigned long m_nProfilesperBlock;//aumentado 7/1/04
unsigned long m_nCards;//aumentado 12/1/04
unsigned long m_nECDR_DataMode;
unsigned long m_nHeaderVER;
unsigned long m_nCohIntStride;
unsigned long m_nCollectionMode;
unsigned long m_nProcessCodes;
unsigned long m_nProcessBauds;
unsigned long m_nProcessWindows;
unsigned long m_nDecodingFlags;
unsigned long m_nProcessSamples;
unsigned long m_nProf2Join;
unsigned long m_nProf2Split;
unsigned long m_nFileSetDigits;
unsigned long *Dyn_nProfileIndex;
unsigned long *Dyn_snDataNSA;
unsigned long *Dyn_snProcessWNSA;
}GlobPParam;
typedef struct _GlobRCParam
{ RadarControllerParam FixRCP;
char m_sRCConfigFile[_MAX_PATH];
42

char **Dyn_snCode;
char **Dyn_snL5_Code;
char **Dyn_snL6_Code;
float* Dyn_sfAcqH0;
float* Dyn_sfAcqDH;
float *Dyn_sfTau;
float* Dyn_sfL5_AcqH0;
float* Dyn_sfL5_AcqDH;
float* Dyn_sfL6_AcqH0;
float* Dyn_sfL6_AcqDH;
unsigned long m_nNum_Codes;
unsigned long m_nBauds;
unsigned long *Dyn_snAcqNSA;
unsigned long m_nL5_CodeType;
unsigned long m_nL5_Num_Codes;
unsigned long m_nL5_Bauds;
unsigned long m_nL5_NumWindows;
unsigned long *Dyn_snL5_AcqNSA;
unsigned long m_nL6_CodeType;
unsigned long m_nL6_Num_Codes;
unsigned long m_nL6_Bauds;
unsigned long m_nL6_NumWindows;
unsigned long *Dyn_snL6_AcqNSA;
unsigned long m_nFLIP1;
unsigned long m_nFLIP2;
}GlobRCParam;
}
class MyHeader
{private:
BasicHeader MyBasicHeader;
SystemParam MySystemParam;
GlobPParam MyGPParam;
GlobRCParam MyGRCParam;
public:
MyHeader();
void Initialize(void);
void FillBasicParameters(float IPP,float H0,float DH,unsigned long NChannels,
unsigned long Profiles,unsigned long Samples,
unsigned long NTX);
int SaveHeader(FILE *MyFile);
};
JICAHEADER.CPP
#include "JicaHeader.h"
namespace JicaHeader
{ MyHeader::MyHeader()
{ Initialize();
}
void MyHeader::Initialize()
{//Initialize the Basic Header
MyBasicHeader.nHeaderlength=24+24+116+12+40+12;
MyBasicHeader.nHeaderVer=1103;
MyBasicHeader.nBlockCounter=0;
MyBasicHeader.nError=0;
//Initialize the System Params
MySystemParam.m_nHeader_Sys_Length=24;
MySystemParam.m_nSamples=0;
MySystemParam.m_nProfiles=0;
MySystemParam.m_nChannels=1;
MySystemParam.m_nADCResolution=12;
MySystemParam.m_nPCIDIOBusWidth=32;
//Initialize the RCParam into GlobalRCParam
MyGRCParam.FixRCP.m_nHeader_RC_length=116+12;
MyGRCParam.FixRCP.m_nEspType=0;
MyGRCParam.FixRCP.m_nNTX=1;
MyGRCParam.FixRCP.m_fIPP=0.0f;
43

MyGRCParam.FixRCP.m_fTXA=0.0f;
MyGRCParam.FixRCP.m_fTXB=0.0f;
MyGRCParam.FixRCP.m_nNum_Windows=1;
MyGRCParam.FixRCP.m_nNum_Taus=0;
MyGRCParam.FixRCP.m_nCodeType=CODE_NONE;
MyGRCParam.FixRCP.m_nLine6_Function=NONE;
MyGRCParam.FixRCP.m_nLine5_Function=NONE;
MyGRCParam.FixRCP.m_fCLOCK=8.00f;
MyGRCParam.FixRCP.m_nPrePulseBefore=0;
MyGRCParam.FixRCP.m_nPrePulseAfter=0;
MyGRCParam.FixRCP.m_sRango_IPP[0]='\0';
MyGRCParam.FixRCP.m_sRango_TXA[0]='\0';
MyGRCParam.FixRCP.m_sRango_TXB[0]='\0';
//Initialize the rest of GlobalRCParam
MyGRCParam.Dyn_sfAcqH0=new float[MyGRCParam.FixRCP.m_nNum_Windows];
MyGRCParam.Dyn_sfAcqDH=new float[MyGRCParam.FixRCP.m_nNum_Windows];
MyGRCParam.Dyn_snAcqNSA=new unsigned long[MyGRCParam.FixRCP.m_nNum_Windows];
MyGRCParam.Dyn_sfAcqH0[0]=0;
MyGRCParam.Dyn_sfAcqDH[0]=0;
MyGRCParam.Dyn_snAcqNSA[0]=0;
//Initilize the ProcessParam into GlobalPParam
MyGPParam.FixPP.m_nHeader_PP_Length=40+12;
MyGPParam.FixPP.m_nExperimentType=EXP_RAWDATA;
MyGPParam.FixPP.m_nSizeOfDataBlock=0;
MyGPParam.FixPP.m_nFFTorProfilesperBlock=0;
MyGPParam.FixPP.m_nDataBlocksperFile=1;
MyGPParam.FixPP.m_nData_Windows=1;
MyGPParam.FixPP.m_nProcessFlags=FLAG_DATATYPE_SHORT;
MyGPParam.FixPP.m_nCoherentIntegrations=0;
MyGPParam.FixPP.m_nIncoherentIntegrations=0;
MyGPParam.FixPP.m_nTotalSpectra=0;
//Initilize the rest of GlobalPParam
MyGPParam.Dyn_sfDataH0=new float[MyGPParam.FixPP.m_nData_Windows];
MyGPParam.Dyn_sfDataDH=new float[MyGPParam.FixPP.m_nData_Windows];
MyGPParam.Dyn_snDataNSA=new unsigned long[MyGPParam.FixPP.m_nData_Windows];
MyGPParam.Dyn_sfDataH0[0]=0;
MyGPParam.Dyn_sfDataDH[0]=0;
MyGPParam.Dyn_snDataNSA[0]=0;
}
void MyHeader::FillBasicParameters(float IPP,float H0,float DH,unsigned long NChannels,
unsigned long Profiles,unsigned long
Samples,
unsigned long NTX)
{ MySystemParam.m_nSamples=Samples;
MySystemParam.m_nProfiles=MyGPParam.FixPP.m_nFFTorProfilesperBlock=Profiles;//Estoes para
un bloque por archivo
MySystemParam.m_nChannels=NChannels;
MyGRCParam.FixRCP.m_fIPP=IPP;
MyGRCParam.FixRCP.m_nNTX=NTX;
MyGRCParam.Dyn_sfAcqH0[0]=MyGPParam.Dyn_sfDataH0[0]=H0;
MyGRCParam.Dyn_sfAcqDH[0]=MyGPParam.Dyn_sfDataDH[0]=DH;
MyGRCParam.Dyn_snAcqNSA[0]=MyGPParam.Dyn_snDataNSA[0]=Samples;
MyGPParam.FixPP.m_nSizeOfDataBlock=2*NChannels*Profiles*Samples*NTX*sizeof(short);
}
int MyHeader::SaveHeader(FILE *MyFile)
{ size_t BytesWritten=0;
size_t m_WByte;
_ftime32_s(&MyBasicHeader.FullTime);//Get the hour
//***************************************************
//Save 24Bytes of Basic Header each variable
m_WByte=4;
BytesWritten+=fwrite(&MyBasicHeader.nHeaderlength,1,m_WByte,MyFile);
m_WByte=2;
BytesWritten+=fwrite(&MyBasicHeader.nHeaderVer,1,m_WByte,MyFile);
m_WByte=4;
BytesWritten+=fwrite(&MyBasicHeader.nBlockCounter,1,m_WByte,MyFile);
//Saving Timeb Struct
m_WByte=4;
BytesWritten+=fwrite(&MyBasicHeader.FullTime.time,1,m_WByte,MyFile);
44

m_WByte=2;
BytesWritten+=fwrite(&MyBasicHeader.FullTime.millitm,1,m_WByte,MyFile);
m_WByte=2;
BytesWritten+=fwrite(&MyBasicHeader.FullTime.timezone,1,m_WByte,MyFile);
m_WByte=2;
BytesWritten+=fwrite(&MyBasicHeader.FullTime.dstflag,1,m_WByte,MyFile);
m_WByte=4;
BytesWritten+=fwrite(&MyBasicHeader.nError,1,m_WByte,MyFile);
//*****************************************************
m_WByte=24;
BytesWritten+=fwrite(&MySystemParam,1,m_WByte,MyFile);//Save 24Bytes of System Param
//Save Radar Controller Parameters
m_WByte=MyGRCParam.FixRCP.m_nHeader_RC_length
-
(3*MyGRCParam.FixRCP.m_nNum_Windows*sizeof(float));
BytesWritten+=fwrite(&MyGRCParam,1,m_WByte,MyFile);
m_WByte=MyGRCParam.FixRCP.m_nNum_Windows*sizeof(float);
BytesWritten+=fwrite(&MyGRCParam.Dyn_sfAcqH0[0],1,m_WByte,MyFile);
BytesWritten+=fwrite(&MyGRCParam.Dyn_sfAcqDH[0],1,m_WByte,MyFile);
BytesWritten+=fwrite(&MyGRCParam.Dyn_snAcqNSA[0],1,m_WByte,MyFile);
//Save Process Parameters
m_WByte=MyGPParam.FixPP.m_nHeader_PP_Length
-
(3*MyGPParam.FixPP.m_nData_Windows*sizeof(float));
BytesWritten+=fwrite(&MyGPParam,1,m_WByte,MyFile);
m_WByte=MyGPParam.FixPP.m_nData_Windows*sizeof(float);
BytesWritten+=fwrite(&MyGPParam.Dyn_sfDataH0[0],1,m_WByte,MyFile);
BytesWritten+=fwrite(&MyGPParam.Dyn_sfDataDH[0],1,m_WByte,MyFile);
BytesWritten+=fwrite(&MyGPParam.Dyn_snDataNSA[0],1,m_WByte,MyFile);
return int(BytesWritten);
}
}
ADQUIRE CONSOLE SOURCE CODE
// SecondAdqConsole.cpp : Defines the entry point for the console application.
//
#include "stdafx.h"
using namespace std;
using namespace JicaHeader;
using namespace FuncJicamarca;
//*************************
#define IPP 1999.8f
#define H0 90.0f
#define DH 0.6f
#define NCh 1
#define Profiles 100
#define Samples 1300
#define NTX 1
#define RawDatSize 2*NCh*Profiles*Samples*NTX
//*************************
#define SizeOfData Profiles*(Samples+2)
void PrintMainMenu(void);
void StartAdq(bool);
bool AllocateMemory();
void FreeMemory();
void NIDAQEvent(WPARAM,LPARAM);
void GetFileName();
void SaveRawData();
Complex *gm_sBuffer =NULL;
Complex *gm_sHalfBuffer =NULL;
CNIDAQConfig *m_CNIConfig=new CNIDAQConfig();
MyHeader *m_JicaHeader=new MyHeader();
bool BigError=false;
bool Save=false;
45

int FileCount=0;
int DirCount=0;
int InterruptCount=0;
char SaveInFile[MAX_PATH];
char FileName[15];
int _tmain(int argc, _TCHAR* argv[])
{ char Tecla;
bool Salir=false;
bool Adq =false;
SaveInFile[MAX_PATH]=NULL;
PrintMainMenu();
m_JicaHeader->FillBasicParameters(IPP,H0,DH,NCh,Profiles,Samples,NTX);
do
{ Tecla=_getch();
switch (Tecla)
{case 'A': Adq^=true; StartAdq(Adq) ;break;
case 'a': Adq^=true; StartAdq(Adq) ;break;
case 'E': Salir=true; break;
case 'e': Salir=true; break;
case 'S': Save^=true; PrintMainMenu(); break;
case 's': Save^=true; PrintMainMenu(); break;
default : break;
}
if(BigError)
return 0;
}
}while(!Salir);
//PrintMainMenu();
//_getch();
delete m_CNIConfig;
delete m_JicaHeader;
void PrintMainMenu(void)
{ system("cls");
system("color 02");
cout

}
bool AllocateMemory()
{ gm_sBuffer=new Complex[2*SizeOfData];
gm_sHalfBuffer=new Complex[SizeOfData];
if((!gm_sBuffer)||(!gm_sHalfBuffer))
return false;
return true;
}
void FreeMemory()
{ delete gm_sBuffer;
delete gm_sHalfBuffer;
gm_sBuffer=NULL;
gm_sHalfBuffer=NULL;
}
void NIDAQEvent(WPARAM wParam,LPARAM lParam)
{ i16 iStatus;
if ((( wParam & 0xFF00 ) >> 8 ) != 1)
iStatus = DIG_DB_Transfer(1, 1,(short *)gm_sHalfBuffer
,SizeOfData);
if ((gm_sHalfBuffer[0].Re!=19200)&&(gm_sHalfBuffer[0].Im!=19200))
{ cout

JICAREXLIB.H
#include
#include
#include
#include
#include
#define DAQERROR(status, location) if(status) {NIDAQErrorHandler(status, location, 1); return;}
namespace FuncJicamarca
{ typedef struct Complex
{ short Re;
short Im;
}Complex;
class CNIDAQConfig
{private:
i16 m_giDevice;
i16 m_giGroup;
i16 m_iPortData;
i16 m_iPortControl;
i16 m_iStatus;
i16 m_iRetVal;
i16 m_iGroupSize;
i16 m_iPort;
i16 m_iDir;
i16 m_iProtocol;
i16 m_iEdge;
i16 m_iReqPol;
i16 m_iAckPol;
i16 m_iAckDelayTime;
i16 m_iIgnoreWarning;
i32 m_ulRemaining;
public:
CNIDAQConfig();
~CNIDAQConfig();
void NextState();
void ChangeStatus();
void SendStopCommand();
void SendStartCommand();
void FirstState();
void PortDOut();
void StartAcquisition();
void Configure_Burst_Mode();
void CleanupNIDAQEvents();
void ConfigureExternalBoards();
void Load_Function_Callback(int nsamples,Complex *buffer, void(*pt2Func)(WPARAM wParam ,
LPARAM lParam) );
void Enable_Boards(void);
void Disable_Boards(void);
};
}
48

JICAREXLIB.CPP
#include "JicaRexLIB.h"
namespace FuncJicamarca
{
CNIDAQConfig::CNIDAQConfig()
{ m_iPortData =3;
m_iPortControl =4;
m_giDevice = 1;
m_giGroup = 1;
}
void CNIDAQConfig::ConfigureExternalBoards()
{ m_iStatus = DIG_Out_Line( m_giDevice,m_iPortControl,1,1);
DAQERROR(m_iStatus, "DIG_Out_Line");
}
void CNIDAQConfig::CleanupNIDAQEvents()
{ Config_DAQ_Event_Message(m_giDevice, 0,"",1, 0, 0, 0, 0, 0, 0, 0, 0);
m_iStatus = DIG_Block_Clear(m_giDevice,m_giGroup);
DAQERROR(m_iStatus, "DIG_Block_Clear");
m_iStatus = DIG_Grp_Config(m_giDevice, m_giGroup, 0, 0, 0);
DAQERROR(m_iStatus, "DIG_Grp_Config");
}
void CNIDAQConfig::Configure_Burst_Mode()
{ m_iIgnoreWarning = 0;
m_iStatus = 0;
m_iRetVal = 0;
m_giDevice = 1;
m_giGroup = 1;
m_iGroupSize = 4; // group size 32bits
m_iPort = 0;
m_iDir = 0;
m_ulRemaining = 1;
m_iStatus=DIG_Grp_Config(m_giDevice, m_giGroup,m_iGroupSize,m_iPort,m_iDir);
DAQERROR(m_iStatus, "DIG_Grp_Config");
m_iRetVal = NIDAQErrorHandler(m_iStatus, "DIG_Grp_Config",m_iIgnoreWarning);
/* Configure handshaking parameters for burst mode handshaking */
m_iProtocol = 3; //Group is configured for burst handshaking, using the REQ, ACK, and
PCLK signals
m_iEdge
= 1; //1 Group is configured for leading-edge pulsed handshake signals.
m_iReqPol = 0; //Group is configured for active high (non-inverted) request handshake
signal polarity.
m_iAckPol = 0; //Group is configured for active high (non-inverted) acknowledge
handshake signal polarity.
m_iAckDelayTime = 0; //0 =50ns,1=100ns
m_iStatus = DIG_Grp_Mode( m_giDevice,
m_giGroup,m_iProtocol,m_iEdge,m_iReqPol,m_iAckPol,m_iAckDelayTime);
m_iRetVal = NIDAQErrorHandler(m_iStatus, "DIG_Grp_Mode", m_iIgnoreWarning);
/*cambio doublebuffer*/
u16 iDBModeON = 1;
// u16 iDBModeOFF = 0;
u16 iOldDataStop = 1;
u16 iPartialTransfer = 0;
m_iStatus = DIG_DB_Config(m_giDevice, m_giGroup, iDBModeON, iOldDataStop,iPartialTransfer);
m_iRetVal = NIDAQErrorHandler(m_iStatus, "DB_COnfig",m_iIgnoreWarning);
/*cambio doublebuffer*/
}
void CNIDAQConfig::StartAcquisition()
{
m_iStatus = DIG_Out_Line(m_giDevice,m_iPortControl,1,0);
m_iStatus = DIG_Out_Line(m_giDevice,m_iPortControl,3,1);
Sleep(40);
}
void CNIDAQConfig::PortDOut()
{ m_iStatus = 0; //
i16 iMode = 0; //no handshaking
m_iDir = 1; //output
m_giDevice = 1; //
/* Configure port as output, no handshaking. */
49

}
m_iStatus
= DIG_Prt_Config( m_giDevice, m_iPortData, iMode, m_iDir);
void CNIDAQConfig::FirstState()
{ ChangeStatus();
}
void CNIDAQConfig::SendStartCommand()
{
}
void CNIDAQConfig::SendStopCommand()
{
short read_C;
m_iStatus = DIG_In_Line( m_giDevice, m_iPortControl, 3,&read_C);//OUT_C
if(read_C==0){ //según la versión de hardware configurado
m_iStatus = DIG_Out_Line( m_giDevice,m_iPortControl,3/*CTRL C*/,1/*estado*/);//
}else{
// regresa al estado inicial donde se habilitan la adquisición en el ALTERA
ChangeStatus();
}
}
void CNIDAQConfig::ChangeStatus()
{
}
void CNIDAQConfig::NextState()
{ Sleep(2);
ChangeStatus();
Sleep(2);
}
void CNIDAQConfig::Load_Function_Callback(int nsamples,Complex *buffer,void(*pt2Func)(WPARAM
wParam , LPARAM lParam))
{ m_iStatus = Config_DAQ_Event_Message(m_giDevice,(i16)1,//add message
"DIGRP1" , // string description
(i16)1, // DAQEvent 0-> Adquire N scans
(i32)nsamples, //DAQTrigVal0
0 , //DAQTrigVal1
0 , //trigSkipCount
0 , //preTrigScans
0 , //postTrigScans
0 , //handle of window , probando my_hwnd
0 , //message to post WM_NIDAQ_MSG
(unsigned long)pt2Func ) ; //callback function address
m_iStatus = DIG_Block_In(m_giDevice, m_giGroup,
(short*)buffer,2*nsamples );//number of items, in our case is 32,x2 for DB
DAQERROR(m_iStatus, "DIG_Block_In");
}
void CNIDAQConfig::Enable_Boards(void)
{ m_iStatus = DIG_Out_Line( m_giDevice,m_iPortControl,1/*NPCLK2*/,1/*estado*/);//
m_iStatus = DIG_Out_Line( m_giDevice,m_iPortControl,3/*ACK2*/,0/*estado*/);//
Sleep(2);
m_iStatus = DIG_Out_Line( m_giDevice,m_iPortControl,3/*ACK2*/,1/*estado*/);//
DAQERROR(m_iStatus, "DIG_Out_Line");
}
}
void CNIDAQConfig::Disable_Boards(void)
{ m_iStatus = DIG_Out_Line( m_giDevice,m_iPortControl,3/*ACK2*/,0/*estado*/);//
DAQERROR(m_iStatus, "DIG_Out_Line");
m_iStatus = DIG_Out_Line( m_giDevice,m_iPortControl,1/*NPCLK2*/,0/*estado*/);//
DAQERROR(m_iStatus, "DIG_Out_Line");
}
CNIDAQConfig::~CNIDAQConfig()
{
}
50

ANEXO C Arquitectura interna del FPGA
DELAYLINES
16FIFO
ADAPTER
MUX2
RXDATA[15..0]
INPUT
I[15..0]
O[15..0]
DATA[15..0]
O[15..0]
I[15..0]
O[15..0]
DATA1[15..0]
GCLK
DV
INPUT
W2
INPUT
CLK
LINE
OUT
WRREQ
RDREQ
FULL
FULLINTINFIFO
CTE
19200
GCLK
16
DATA0[15..0]
CLOCK
RESULT[15..0]
OUTPUT
DATAFIFO[15..0]
WINDOW
INPUT
CLK
SEL
IQ
SCLR
16 BITS X 2 WORDS
MUXSEL
IQ
INPUT
DELAY 3
IN OUT
OR2
CLK
IN
DELAY 3
OUT
CLK
W2
IQ
DVF
AND2
OR2
DFF
PRN
D Q
CONTROLC1
DELAY 3
IN OUT
NOT
AND 2
OUTPUT
WRITEA
TEST2
WIRE
OUTPUT
ENA_EXT
GCLK
CLRN
CLK
DELAY 3
IN OUT
AND 2
OUTPUT
WRITEB
OUTPUT
MRESET
CLK
GND
FULLINTINFIFO
DELAY 4
IN
OUT
CLEARFIFO
CLK
Figura 44 Arquitectura interna del FPGA (1/3)
51

NOT
NOT
NOT
SE INICIA LA LECTURA DE LA FIFO AL SIGUIENTE FLANCO
LUEGO DE HABERSE ACTIVADO LA VENTANA DE LECTURA
DFF
PRN
D Q
READFIFO
DFF
PRN
D Q
NOT
REQFLEX
EL REQUEST SE REINICIA AL PRIMER PULSO DE RELOJ LUEGO DEL
PRIMER FLANCO DE BAJADA DE READFIFO.
PCLK1
PCLK1
WINDOW2
DFFE
PRN
WINDOW
D Q
NOT
GCLK
ENA
CLRN
W2
WINREAD
CLRN
WINREQ
CLRN
CONTROLC1
NOT
PCLK1
DFF
PRN
D Q
NCTRLC
NOT
OUTPUT
FIFORESET
CLRN
OUTPUT
READFIFO
EF0
DFF
PRN
D Q
DFF
PRN
D Q
WINREAD
WIRE
TEST2
OUTPUT
REQFLEX
CLKWIN2
PCLK1
CLRN
CLRN
GND
VCC
EF0
NOT
DFF
PRN
D Q
NOT
PCLK1
DELAY 1
IN OUT
CLK
VCC
CLRN
DFF
PRN
D Q
DELAY 20
IN
OUT
WINDOW
CLRN
GCLK
CLK
DELAY + OR GENERAN EL ULTIMO PULSO DE REQUEST (EL LEE EL
ULTIMO DATO DE LA FIFO)
VCC
NPCLK2
NOT
DFF
PRN
D Q
DELAY 6
IN OUT
WIRE
OUTPUT
ENA_RX_D
READFIFO
DFF
PRN
D Q
WINREQ
GCLK
CLRN
GCLK
CLK
GCLK
DELAY 6
IN OUT
CLK
WIRE
OUTPUT
ENA_RX_C
WINREAD
DELAY 2
IN OUT
PCLK1
CLK
OR2
CLRN
GENERA UNA VENTANA PARA EL REQUEST
GCLK
DELAY 6
IN OUT
CLK
WIRE
DELAY 6
IN OUT
GCLK
CLK
WIRE
OUTPUT
OUTPUT
ENA_RX_B
ENA_RX_A
Figura 45 Arquitectura interna del FPGA (2/3)
52

OR2
VCC
DFF
PRN
D Q
DELAY 8
IN OUT
DVF
CLKSYNC
CLRN
GCLK
CLK
DELAY 1
IN OUT
DVF ES LA SEÑAL QUE INDICA DONDE SE DEBEN COLOCAR LAS MARCAS.
EN EL FLANCO DE BAJADA DE SYNCRO APARECE UN PULSO QUE DURA 5 CICLOS DE
RELOJ, 10 CICLOS DE RELOJ DESPUES DE SYNCRO APARECE EL SEGUNDO PULSO
QUE TIENE IGUAL DURACION.
GCLK
CLK
NOT
W2
NOT
CONTROLC
DFF
PRN
D Q
NOT
DFF
PRN
D Q
GCLK
DELAY 5
IN OUT
CLK
CONTROLC1
EFA
EFB
OR2
NAND2
EF0
EF1
GCLK
CLRN
CLRN
CLKSYNC
GCLK
DELAY 3
IN OUT
CLK
VCC
DFF
PRN
D Q
CLRN
GCLK
NOT
MUXSEL
DELAY 14
IN OUT
CLK
NOT
NOT
SYNCTR
GCLK
DFF
PRN
D Q
CLRN
CLKSYNC
WINDOW2
SYNCTR
PCLK1
NPCLK2
EFA
EFB
HFA
HFB
FFA
FFB
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
INPUT
ACK1
CONTROLC
ACK2
INPUT
INPUT
NOT
W2
PCLK1
DFF
PRN
D Q
CLKWIN2
CLRN
Figura 46 Arquitectura interna del FPGA (3/3)
53

ANEXO D Diagramas esquemáticos de las tarjetas del equipo REX-2x
Tarjeta del receptor digital
Figura 47 Diagrama esquemático de la tarjeta del receptor digital (1/3)
54

Figura 48 Diagrama esquemático de la tarjeta del receptor digital (2/3)
55

Figura 49 Diagrama esquemático de la tarjeta del receptor digital (3/3)
56

Tarjeta Multiplexor del equipo REX- 2X
Figura 50 Diagrama esquemático del multiplexor del equipo REX-2X (1/2)
57

Figura 51 Diagrama esquemático del multiplexor del equipo REX-2X (2/2)
58

Tarjeta de control del REX- 2X
Figura 52 Diagrama esquemático de la tarjeta de control del REX-2X
59

ANEXO E Diagramas de circuito impreso
Tarjeta del REX- 2X
Figura 53 Cooper 1 de la tarjeta del REX-2X
Figura 54 Cooper 2 de la tarjeta del REX-2X
60

Figura 55 Cooper 3 de la tarjeta del REX-2X
Figura 56 Cooper 4 de la tarjeta del REX-2X
61

Figura 57 Top Silk Screen de la tarjeta del REX-2X
62

Tarjeta del MUX
Figura 58 Bottom Cooper de la tarjeta MUX
Figura 59 Bottom Silk Screen de la tarjeta MUX
63

Figura 60 Top Cooper de la tarjeta MUX
Figura 61 Top Silk Screen de la tarjeta MUX
64

Tarjeta de control del REX-2X
Figura 62 Bottom Cooper de la tarjeta de control
Figura 63 Top Cooper de la tarjeta de control
65

Figura 64 Top Silk Screen de la tarjeta de control
Figura 65 Up View - Tarjeta de control
66

ANEXO F Lista de componentes
Tarjeta REX-2X
Cantidad Descripción FABR. COD. FABR. WEB PAGE COD. DISTRIB.
2 CAP .01UF 16V PPS FILM 0805 5% Panasonic – ECG ECH-U1C103JX5 www.digikey.com PCF1196CT-ND
23 CAP TANT .1UF 35V 10% SMD Vishay/Sprague 293D104X9035A2TE3 www.digikey.com 718-1109-1-ND
2 CAP CERAMIC 330PF 50V NP0 0805 ±5% Yageo CC0805JRNP09BN331 www.digikey.com 311-1117-1-ND
3 CAP TANT 10UF 16V 10% SMD Vishay/Sprague 293D106X9016C2TE3 www.digikey.com 718-1048-1-ND
2 DIODE SCHOTTKY 30V 200MA SOD323 Micro Commercial Co BAT42WS-TP www.digikey.com BAT42WSTPMSCT-ND
1 LED 3MM Local --- --- ---
1 AD6640 IC ADC 12BIT 65MSPS 44-LQFP Analog Devices Inc AD6640AST www.digikey.com AD6640AST-ND
1 AD6620 IC DGTL RCVR DUAL 67MSPS 80-PQFP Analog Devices Inc AD6620ASZ www.digikey.com AD6620ASZ-ND
1 RES 270 OHM 1/10W 1% 0603 SMD Panasonic – ECG ERJ-3EKF2700V www.digikey.com P270HCT-ND
2 RES 100 OHM 1/10W 1% 0603 SMD Panasonic – ECG ERJ-3EKF1000V www.digikey.com P100HCT-ND
28 RES 348 OHM 1/10W 1% 0603 SMD Panasonic – ECG ERJ-3EKF3480V www.digikey.com P348HCT-ND
4 RES 10.0K OHM 1/10W 1% 0603 SMD Panasonic – ECG ERJ-3EKF1002V www.digikey.com P10.0KHCT-ND
5 RES 1.50K OHM 1/10W 1% 0603 SMD Panasonic – ECG ERJ-3EKF1501V www.digikey.com P1.50KHCT-ND
1 SN74AC00 - IC QUAD 2IN POS NAND GATE 14SOI Texas Instruments SN74AC00D www.digikey.com 296-1052-5-ND
8 SN74AC574 - IC OCT EDG-TRG D-TYPE F-F 20SOIC Texas Instruments SN74AC574DW www.digikey.com 296-1062-5-ND
1 SN74LS32 - IC QUAD 2-IN POS-OR GATE 14-SOIC Texas Instruments SN74LS32DR www.digikey.com 296-14891-1-ND
2 TRANSFORMADORES RF, T4-1 Minicircuits T4-1 www.minicircuits.com T4-1
2 CONECTOR SMA HEMBRA; PCB, 90º Pasternack PE4118 www.pasternack.com PE4118
3 BORNERAS DOBLES Local --- --- ---
1 HEADER ISP MACHO 2X5 Local --- --- ---
1 HEADER ISP MACHO 2X10 Local --- --- ---
1 HEADER ISP MACHO 2X20 Local --- --- ---
67

Tarjeta MUX
Cantidad Descripción FABR. COD. FABR. WEB PAGE COD. DISTRIB.
8 CAP TANT .1UF 35V 10% SMD Vishay/Sprague 93D104X9035A2TE3 www.digikey.com 718-1109-1-ND
2 CAP TANT 10UF 16V 10% SMD Vishay/Sprague
293D106X9016C2TE
3
www.digikey.com
718-1048-1-ND
10 DIODE SCHOTTKY 30V 200MA SOD323 Micro Commercial Co BAT42WS-TP www.digikey.com BAT42WSTPMSCT-ND
4 74ACT574 - IC LATCH OCT D-TYPE 3ST 20-SOIC Fairchild Semiconductor 74ACT574SC www.digikey.com 74ACT574SC-ND
1 74ACT00 - IC GATE NAND QUAD 2INPUT 14-SOIC Fairchild Semiconductor 74ACT00SCX www.digikey.com 74ACT00SCXCT-ND
2 74ACT74 - IC FLIP FLOP DUAL D POS 14-TSSOP Fairchild Semiconductor 74ACT74MTCX www.digikey.com 74ACT74MTCXCT-ND
1 74ACT32 - IC GATE OR QUAD 2-INPUT 14-SOIC Fairchild Semiconductor 74ACT32SC www.digikey.com 74ACT32SC-ND
36 RES 300 OHM 1/10W 1% 0603 SMD Panasonic - ECG ERJ-3EKF3000V www.digikey.com P300HTR-ND
1 RES 47.0 OHM 1/10W 1% 0603 SMD Panasonic - ECG ERJ-3EKF47R0V www.digikey.com P47.0HTR-ND
5 RES 10.0K OHM 1/10W 1% 0603 SMD Rohm MCR03EZPFX1002 www.digikey.com RHM10.0KHTR-ND
2 HEADER ISP MACHO CON CAPUCHA 40POS. Local --- --- ---
1 HEADER ISP MACHO CON CAPUCHA 50POS. Local --- --- ---
3 BORNERAS DOBLES Local --- --- ---
68

Tarjeta de Control
Cantidad Descripción FABR. COD. FABR. WEB PAGE COD. DISTRIB.
4
2
CONECTO
RES SMA 90º PARA PCB
RADIAL ALUMINUM ELECTROLYTIC CAPACITORS - 105
DEGREE 22UF 16V 10%
Pasternack PE4028 www.pasternack.com PE4028
Nichicon
UKL1C220KDD
ANA www.mouser.com 647-UKL1C220KDDANA
17 CAP TANT .1UF 35V 10% SMD
Vishay/Sprague
293D104X9035A
2TE3 www.digikey.com 718-1109-1-ND
4 CAP CERM 22PF 10% 100V NP0 1206 Kemet C1206C220J5GA
CTU
www.digikey.com
399-1197-1-ND
1 DIODOS 1N4004,1N4007 Local --- --- ---
14 DIODE SCHOTTKY 30V 200MA SOD323
Micro Commercial Co
BAT42WS-TP www.digikey.com BAT42WSTPMSCT-ND
1 MOLEX 2 PINES BIG Local --- --- ---
1 HEADER ISP MACHO 2X5 Local --- --- ---
1 HEADER ISP MACHO 2X25 Local --- --- ---
1 HEADER ISP MACHO 2X20 Local --- --- ---
1 ESPADINES (3) Local --- --- ---
3 LED 3MM Local --- --- ---
1
CONECTOR SCSI 68 PINES MONTAJE MACHO 90º- RIGHT
ANGLE PWB MOUNTING WITH 68-PIN MALE
CONNECTOR
National Instruments
777600-01 www.ni.com 777600-01
2 RES FILM 100 OHM 1/4W 1% Local --- --- ---
4 RES FILM 510 OHM 1/4W 1% Local --- --- ---
1 RES FILM 47.0 OHM 1/4W 1% Local --- --- ---
13 RES 1.00K OHM 1/4W 1% 1206 SMD Rohm
MCR18EZPF1001 www.digikey.com
RHM1.00KFRCT-ND
9 RES 4.99K OHM 1/4W 1% 1206 SMD Rohm MCR18EZPF4991 www.digikey.com RHM4.99KFRCT-ND
69

3 RES 47.0 OHM 1/4W 1% 1206 SMD Rohm
MCR18EZPF47R
0 www.digikey.com RHM47.0FRCT-ND
1 RES 3.83K OHM 1/4W 1% 1206 SMD Rohm
MCR18EZHF383
1 www.digikey.com RHM3.83KFCT-ND
2 RES 300 OHM 1/4W 1% 1206 SMD Rohm
MCR18EZPF3000 www.digikey.com
RHM300FRCT-ND
4 RES 2.00M OHM 1/4W 1% 1206 SMD Rohm
MCR18EZPF2004 www.digikey.com
RHM2.00MFRCT-ND
1 FLEX10K10 IC FLEX 10K FPGA 84-PLCC Altera
EPF10K10LC84-
4N
www.digikey.com
544-1938-5-ND
1 EPC1441PC8 IC CONFIG DEVICE 400KBIT 20-PLCC Altera
EPC1441PC8
www.digikey.com
544-1224-5-ND
4 FIFOS IDT7208L25J
Integrated Device Technology
7208L25J www.nuhorizons.com 7208L25J
3 74F14 - IC INVERTER HEX SCHM TRIG 14SOIC Fairchild Semiconductor
74F14SC
www.digikey.com
74F14SC-ND
70