Proyecto REX-2X - Radio Observatorio de Jicamarca

VCC
Figura 22 Circuito de amortiguamiento de señales DV, IQ y CLK.
La resistencia en serie a la entrada se debe a que las compuertas o registros, por los cuales pasará la señal,
tienen una capacitancia de entrada muy pequeña (en el orden de pico faradios), que junto a la resistencia forman un
filtro pasabajos, el cual se escoge para dejar pasar las señales de interés. Bajo este mismo criterio es que se colocan
el arreglo de resistencias en el bus de datos.
Los diodos que se observan en la figura 22, son diodos rápidos encargados de eliminar los picos de voltaje
que estén fuera del rango del trabajo TTL, estos no fueron colocados en el bus de datos ya que no se observaban
sobre impulsos de consideración para agregarlos en el diseño, lo cual complicaría el ruteado del PCB.
2.2.3 Bloque de control.
Esta etapa recibe señales de dos lados; el primero las señales del multiplexor de canales que provienen de
los receptores digitales, y señales del controlador de radar (SYNCHRO, WINDOW y GCLK). La función principal
de esta tarjeta es permitir el paso de los datos, cuando ocurre la ventana del controlador de radar, estos datos son
enviados por un interfaz paralelo a una tarjeta de National Instruments (NI-6534), la cual se encuentra en una
computadora y es la encargada de almacenar los datos por medio de un software de control.
En la figura 23, se muestra el diagrama de bloques de esta tarjeta. Todo el control lo realiza un FPGA
FLEX10K10LC84 del fabricante ALTERA. El esquemático de esta tarjeta se encuentra en el Anexo D. El diagrama
de bloques muestra de manera resumida el circuito, ya que no se han colocado algunas señales que se utilizan y
algunas que pasan por inversores antes de entrar o salir del FPGA.
Las señales que recibe del Controlador de Radar son: La ventana de muestreo "window", el sincronismo
"synchro" y el reloj general de 32MHz.
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