Proyecto REX-2X - Radio Observatorio de Jicamarca

ESTADO CLR_FIFO EN_RX WR_MARK
ADQ_STB '0' '0' '0'
ADQ_CLRF '1' '0' '0'
ADQ_MARK1,2,3 '0' '1' '1'
ADQ_NO_MARK '0' '1' '0'
ADQ_SYNC_END '0' '1' '0'
Tabla 8 Tabla Estado vs. Salida de ADQ_NIDAQ.
2.3.4.4 Bloque PREPARE_SIGNAL
Este bloque es el encargado de separar en un ciclo de reloj entre los datos para I y Q, además de indicar al
bloque de control de FIFO si debe guardar los datos en las memorias para el canal real o imaginario, además
reenvía la orden de marca que recibe de ADQ_NIDAQ. En la figura 34 se muestra el diagrama de este bloque con
sus entradas y salidas descritas en la tabla 9.
DATA_IN
16
DV_IN
IQ_IN
EN_RX
MARK_IN
GCLK
PREPARE_SIGNAL
DATA_OUT
16
DV_OUT
IQ_OUT
FIFO_MARK
LOCK
Figura 34 Bloque PREPARE_SIGNAL.
SEÑAL
DESCRIPCIÓN
GCLK
Reloj general de 32MHz proveniente del Controlador de Radar.
DV_IN, IQ_IN Señal DV e IQ sincronizadas por medio de INPUT_SYNC.
EN_RX
Señal de habilitación para el paso por este bloque.
MARK_IN Señal que indica que se debe escribir una marca en las FIFOS.
DATA_IN Datos sincronizados por medio de INPUT_SYNC.
DATA_OUT Datos de Salida
DV_OUT, IQ_OUT Salida de DV e IQ que serán utilizadas para seleccionar el bloque de FIFO.
FIFO_MARK Habilita la escritura de la Marca.
LOCK
Bloquea la lectura de la FIFO.
Tabla 9 Descripción de señales del bloque PREPARE_SIGNAL.
En la figura 35 se muestra la máquina de estados de este bloque. Cuando se recibe la señal de habilitación
de marca esta se reenvía al control de FIFO y tiene prioridad sobre los datos I y Q. Los Datos de I son enviados
directamente y los datos Q son almacenados para ser enviados en el siguiente ciclo de reloj.
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