Proyecto REX-2X - Radio Observatorio de Jicamarca

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NOT NOT NOT SE INICIA LA LECTURA DE LA FIFO AL SIGUIENTE FLANCO LUEGO DE HABERSE ACTIVADO LA VENTANA DE LECTURA DFF PRN D Q READFIFO DFF PRN D Q NOT REQFLEX EL REQUEST SE REINICIA AL PRIMER PULSO DE RELOJ LUEGO DEL PRIMER FLANCO DE BAJADA DE READFIFO. PCLK1 PCLK1 WINDOW2 DFFE PRN WINDOW D Q NOT GCLK ENA CLRN W2 WINREAD CLRN WINREQ CLRN CONTROLC1 NOT PCLK1 DFF PRN D Q NCTRLC NOT OUTPUT FIFORESET CLRN OUTPUT READFIFO EF0 DFF PRN D Q DFF PRN D Q WINREAD WIRE TEST2 OUTPUT REQFLEX CLKWIN2 PCLK1 CLRN CLRN GND VCC EF0 NOT DFF PRN D Q NOT PCLK1 DELAY 1 IN OUT CLK VCC CLRN DFF PRN D Q DELAY 20 IN OUT WINDOW CLRN GCLK CLK DELAY + OR GENERAN EL ULTIMO PULSO DE REQUEST (EL LEE EL ULTIMO DATO DE LA FIFO) VCC NPCLK2 NOT DFF PRN D Q DELAY 6 IN OUT WIRE OUTPUT ENA_RX_D READFIFO DFF PRN D Q WINREQ GCLK CLRN GCLK CLK GCLK DELAY 6 IN OUT CLK WIRE OUTPUT ENA_RX_C WINREAD DELAY 2 IN OUT PCLK1 CLK OR2 CLRN GENERA UNA VENTANA PARA EL REQUEST GCLK DELAY 6 IN OUT CLK WIRE DELAY 6 IN OUT GCLK CLK WIRE OUTPUT OUTPUT ENA_RX_B ENA_RX_A Figura 45 Arquitectura interna <strong>de</strong>l FPGA (2/3) 52
OR2 VCC DFF PRN D Q DELAY 8 IN OUT DVF CLKSYNC CLRN GCLK CLK DELAY 1 IN OUT DVF ES LA SEÑAL QUE INDICA DONDE SE DEBEN COLOCAR LAS MARCAS. EN EL FLANCO DE BAJADA DE SYNCRO APARECE UN PULSO QUE DURA 5 CICLOS DE RELOJ, 10 CICLOS DE RELOJ DESPUES DE SYNCRO APARECE EL SEGUNDO PULSO QUE TIENE IGUAL DURACION. GCLK CLK NOT W2 NOT CONTROLC DFF PRN D Q NOT DFF PRN D Q GCLK DELAY 5 IN OUT CLK CONTROLC1 EFA EFB OR2 NAND2 EF0 EF1 GCLK CLRN CLRN CLKSYNC GCLK DELAY 3 IN OUT CLK VCC DFF PRN D Q CLRN GCLK NOT MUXSEL DELAY 14 IN OUT CLK NOT NOT SYNCTR GCLK DFF PRN D Q CLRN CLKSYNC WINDOW2 SYNCTR PCLK1 NPCLK2 EFA EFB HFA HFB FFA FFB INPUT INPUT INPUT INPUT INPUT INPUT INPUT INPUT INPUT INPUT ACK1 CONTROLC ACK2 INPUT INPUT NOT W2 PCLK1 DFF PRN D Q CLKWIN2 CLRN Figura 46 Arquitectura interna <strong>de</strong>l FPGA (3/3) 53
Page 1 and 2: INFORME TÉCNICO SISTEMA DE ADQUISI
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