Proyecto REX-2X - Radio Observatorio de Jicamarca

More documents

Recommendations

Info

NPCLK2 = ’0’ NPCLK2 = ’1’ RX Disable NPCLK2 = ’1’ | WINSYNC =’0’ NPCLK2 = ’0’ & WINSYNC =’1’ Contador
SEÑAL DESCRIPCIÓN GCLK Reloj general de 32MHz proveniente del Controlador de Radar. DV, IQ Señal DV e IQ, provenientes de la tarjeta multiplexora. DV1 Señal DV del primer canal de Receptor Digital conectado al multiplexor. WINDOW, RCSYNC Señales WIN y SYNC del Controlador de Radar. DATA_IN Bus de datos del Receptor Digital que pasan por la tarjeta Multiplexora. DATA_OUT Bus de datos sincronizados. DV_SYNC,IQ_SYNC Señal DV e IQ sincronizadas. RCSYNCOUT Señal de SYNC sincronizada con las demás señales de salida. WINSYNC Señal que permite el paso de los datos sincronizados. Tabla 6 Descripción de señales del bloque INPUT_SYNC. En la figura 31, se muestra la máquina de estados de INPUT_SYNC. Cuando se encuentra en el estado "SYNC_ENABLE = '1' ", la señal WinSync se encuentra en alta como se muestra en la figura 27 en el punto 2.3.2. Cuando Winsync se encuentra en alta las señales de DVsync e IQsync pueden pasar, caso contrario no deja pasar estas señales para no activar los siguientes bloques. DV1 = ’0’ | WINDOW =’0’ SYNC__ ENABLE = ’0’ DV1 = ’1’ & WINDOW =’1’ SYNC__ ENABLE = ’1’ DV1 = ’1’ & WINDOW =’0’ DV1 = ’0’ | WINDOW =’1’ Figura 31 Máquina de estados de INPUT_SYNC. 2.3.4.3 Bloque ADQ_NIDAQ Este bloque es el encargado de inicializar y habilitar la adquisición de datos que van a la FIFO, además de habilitar el almacenamiento de la marca cuando llega la señal de SYNCHRO. En la figura 32 se muestra el bloque ADQ_NIDAQ con sus entradas y salidas, las cuales se describen en la tabla 7. 25
Page 1 and 2: INFORME TÉCNICO SISTEMA DE ADQUISI
Page 3 and 4: ÍNDICE 1. INTRODUCCIÓN...........
Page 5 and 6: El AD6620 cuenta con cuatro unidade
Page 7 and 8: La señal resultante a la salida de
Page 9 and 10: valores que puede tomar el NCO van
Page 11 and 12: espuestas de I y Q, así como vemos
Page 13 and 14: ADC 6640 ADC 6640 DV AD6640 AD6620
Page 15 and 16: AD6640 EB AD6620 LATCH & BUFFER H E
Page 17 and 18: 2.2.2.2 Multiplexor del equipo REX-
Page 19 and 20: DV IQ DATA IN 16 DV1 EN-BRD 4 FIFO
Page 21 and 22: Figura 25 Diagrama de tiempos de tr
Page 23: (de los receptores digitales) y del
Page 27 and 28: ESTADO CLR_FIFO EN_RX WR_MARK ADQ_S
Page 29 and 30: LOCK PCLK1 D SET Q D SET Q LOCK_RD
Page 31 and 32: CONDICIÓN I CONDICIÓN Q CONDICIÓ
Page 33 and 34: 2.4.2 Software “ACQUIRE CONSOLE
Page 35 and 36: de 2MHz. Se puede observar que el n
Page 37 and 38: 5. ANEXOS ANEXO A Programación y c
Page 39 and 40: En la figura 43 se muestra el Chip
Page 41 and 42: #define FLAG_POST_COHERENT_INTEGRAT
Page 43 and 44: char **Dyn_snCode; char **Dyn_snL5_
Page 45 and 46: m_WByte=2; BytesWritten+=fwrite(&My
Page 47 and 48: } bool AllocateMemory() { gm_sBuffe
Page 49 and 50: JICAREXLIB.CPP #include "JicaRexLIB
Page 51 and 52: ANEXO C Arquitectura interna del FP
Page 53 and 54: OR2 VCC DFF PRN D Q DELAY 8 IN OUT
Page 55 and 56: Figura 48 Diagrama esquemático de
Page 57 and 58: Tarjeta Multiplexor del equipo REX-
Page 59 and 60: Tarjeta de control del REX- 2X Figu
Page 61 and 62: Figura 55 Cooper 3 de la tarjeta de
Page 63 and 64: Tarjeta del MUX Figura 58 Bottom Co
Page 65 and 66: Tarjeta de control del REX-2X Figur
Page 67 and 68: ANEXO F Lista de componentes Tarjet
Page 69 and 70: Tarjeta de Control Cantidad Descrip

Proyecto REX-2X - Radio Observatorio de Jicamarca

Create successful ePaper yourself

Delete template?

Save as template?