Proyecto REX-2X - Radio Observatorio de Jicamarca

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ancho de bus de 20 bits y permite almacenar hasta 256 coeficientes (Taps). Un parámetro directamente relacionado con la respuesta del filtro, es el número de Taps que este utilizará, este valor es almacenado en un registro especial del AD6620. • El escalado, permite reducir la amplitud máxima generada por el filtro RCF. Además reduce de 23 a 16 los bits en la salida del RCF, el fabricante recomienda para la mayoría de las aplicaciones utilizar un escalado inicial de 4. • Y un decimador, para reducir la tasa de muestreo en la salida del RCF. El máximo valor de decimado a la salida del RCF es de 32. 2.1.6 Interfaz digital de salida. El AD6620 tiene dos formas de entregar sus datos en la salida, una es de forma serial similar al protocolo ISP, la otra es de forma paralela (que es la utilizada por REX-2X), la cual se detalla a continuación. Para transferir datos de forma paralela en el sistema REX, desde los receptores hacia la tarjeta multiplexora de canales, se utilizan las salidas DV, I/Q y Out. En la figura 14 se muestra un diagrama de tiempos para la transferencia de un dato en forma paralela; la tasa de transferencia de datos a la salida es más baja que la de entrada (ya que se utiliza decimado), pero se sincroniza con el reloj. Como se observa en la figura 14, cuando se tiene un dato listo el AD6620 pone la señal DV a ‘1’ , que significa que hay un dato valido en el bus de datos (Out); I/Q indica (cuando hay un dato válido) si este ha sido demodulado con la fase 0° o con fase 90° en el bus de datos, esto se debe a que se utiliza el mismo bus de salida para enviar estos dos datos. CLK DV I/Q OUT[15..0] I Q Figura 14 Interfaz de salida en modo paralelo Una vez configurado y habilitado el AD6620, el proceso mostrado en la figura 14 se vuelve periódico con una frecuencia igual a la del reloj dividida entre el decimado total. 2.2 Hardware del equipo REX. El equipo REX cuenta principalmente con cuatro bloques que son: bloque de adquisición, bloque multiplexor y bloque de control. En la figura 15 se muestra el diagrama de bloques del equipo, con las señales de control principales y se observa el flujo de datos en líneas en negrita. Además, todo el sistema se encuentra sincronizado por un reloj maestro que proviene del controlador de radar y es de 32MHz. 12
ADC 6640 ADC 6640 DV AD6640 AD6620 BLOQUE DE ADQUISICIÓN 32 MHZ Enable1 BLOQUE DE ADQUISICIÓN MUX MUX DV JTAG FPGA FLEX 10K10 FPGA FLEX 10K10 BLOQUE DE CONTROL FIFO FIFO FIFO FIFO FIFO FIFO To PC ADC 6640 ADC 6640 AD6640 AD6620 Channel BLOQUE DE CONTROL Channel Enable1 Enable2 32 MHZ FIFO BLOQUE DE ADQUISICIÓN Enable2 Figura 15 Diagrama de bloques del equipo. Una vez que se encuentran habilitados los Receptores Digitales (al inicio de la adquisición) enviarán datos en forma continua y para poder sincronizarlos, las señales del Controlador de Radar ingresan en la Lógica de Control y habilitan el paso de los datos hacia la FIFO y después a la PC. 2.2.1 Bloque de Adquisición. Este bloque consta de dos partes principales, el ADC AD6640 y el Receptor Digital AD6620, cada cual con sus buffers e interfaces de entrada y salida para la adaptación de las señales tanto analógicas como digitales. 2.2.1.1 Bloque de adquisición utilizando tarjetas de evaluación AD6620 y AD6640 Estas tarjetas de evaluación son diseñadas por Analog Devices. La tarjeta de evaluación del AD6620 permite múltiples configuraciones las cuales se pueden realizar por hardware (por medio de jumpers) o por software. En la figura 16 se observa el diagrama de bloques de estas tarjetas de evaluación. La tarjeta de evaluación del AD6620, cuenta además con una memoria FIFO, que se utiliza para hacer lecturas de datos del AD6620 o del AD6640 y enviarlas por el puerto paralelo a una PC; por este mismo puerto se realiza la configuración del AD6620. 13
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