INSTITUT NATIONAL POLYTECHNIQUE DE ... - Laboratoire TIMA

Démarche scientifique et plan de la thèse – I.2vitesse et la consommation du réseau, et nous fournissent ainsi une base d’estimationquant à la pertinence des architectures modélisées pour un terminal portable (§IV.5).Nous montrons que la segmentation d’une image QCIF ou SQCIF est de l’ordre de1 000 fois plus rapide avec le couple algorithme réordonnancé - architecture à finegranularité comparativement à un algorithme séquentiel implanté sur un processeurRISC (Reduced Instruction Set Computer) adapté aux systèmes embarqués.Nous montrons par ailleurs que l’architecture présentant le meilleur compromistemps de traitement/charge de calculs est une grille 4-connexe composée de quelquescentaines de processeurs. Pour les canaux de communication, une taille mémoiredans les canaux de communication de quelques points est suffisante.Chapitre V. L’étude de consommation et de faisabilité d’intégration est réaliséepar une étude de bas niveau : la conception microélectronique en CHP (CommunicatingHardware Processes) et VHDL (Very high scale integration Hardware DescriptionLanguage) d’un processeur élémentaire respectivement asynchrone et synchrone pourla granularité la plus fine (un processeur par pixel).La modélisation d’un processeur en CHP montre la faisabilité de conceptiond’un réseau asynchrone de processeurs. Cependant, la synthèse et les estimationsde consommation d’un réseau complet n’ont pu aboutir faute de temps et de maturitésuffisante des outils de conception des circuits asynchrones. C’est pourquoi nousnous sommes intéressés à la conception d’un réseau de pixels synchrones.Bien que notre étude ne se soit pas attachée aux méthodes de chargement/déchargementdes images, nous présentons une architecture synchrone implantantefficacement les traitements parallèles de l’algorithme de segmentationréordonnancé. L’utilisation des outils synchrones industriels nous permet d’estimer lesprincipales caractéristiques d’une telle architecture. Chaque processeur synchrone auniveau de granularité le plus fin (un processeur par pixel) serait composé de 419 cellulesstandards, soit un circuit d’environ 1 cm 2 pour un réseau de 88 × 72 processeursen technologie 0.18 µm. La fréquence maximale de segmentation est d’environ120 000 images par seconde (hors chargement des images) et la consommation dequelques milliwatts pour une cadence de segmentation de 25 images par seconde.À partir des analyses d’activité du réseau, l’utilisation de la technologie asynchronenous permettrait alors de diviser par 20 la consommation d’énergie, soitseulement quelques dizaines de microwatts ! De par la rapidité des calculs etla faible consommation du réseau, une telle architecture serait adaptée à un terminalportable. Seule la surface trop élevée du circuit ne respecte pas les contraintesd’intégration des terminaux portables. La complexité est principalement due auxpoints mémoires qui sont sous forme de registres, et au comparateur 13 bits nécessaire.L’emploi d’une architecture à plus grosse granularité permettrait alors de réduirecette surface car la mémorisation des données dans un RAM (Random Access Memory)réduirait la surface occupée par les points mémoires, et le nombre d’unitésarithmétiques serait moindre. Cette étude fait partie des perspectives de cette thèse.Chapitre VI. Ainsi, l’originalité de cette thèse réside dans le réordonnancement del’algorithme de Hill-Climbing et l’étude de son implantation microélectronique avecune technologie asynchrone. La contribution de ces travaux porte principalement sur5