UN NUOVO MODELLO ELETTROTERMICO DI FET IN GaAs PER IL ...

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Agostino Giorgio, Anna Gina Perri NOTE Fig. 9. Temperatura di picco di canale T p al variare del numero delle dita di gate n e della spaziatura tra i gate S per L = 1 mm e P = 1 W. La fig. 9 mostra la temperatura di picco T p al variare n ed S per L = 1 mm e potenza dissipata di 1 W. Anche in questo caso è possibile osservare il picco per alcuni valori di n mentre la dipendenza da S è monotonicamente decrescente come nel caso precedente. La giustificazione di tale andamento è analoga a quella precedente in quanto anche la temperatura di picco, localizzata nel punto centrale della superficie del dispositivo, risente degli stessi effetti che producono il picco di R TH . Anche in questo caso per S = 20 mm e per n = 7 si ha il massimo della temperatura di picco, pari a 119.1 °C. I valori di n ed S per cui T p raggiunge i valori di picco sono gli stessi che corrispondono ai picchi della R TH . Come esempio di impiego del modello per dimensionare i parametri del layout maggiormente significativi dal punto di vista termico, supponiamo di imporre la specifica termica per cui la temperatura di picco per L = 1 mm e P = 1 W debba essere inferiore a 100 °C e cerchiamo i valori di S ed n che la soddisfano. Si è scelto di fare variare S per step discreti di 1 mm. Per S < 24 mm risulta T p > 100 °C per ogni n; per S = 24 mm ed n =14 risulta T p = 99.4 °C; per S > 35 mm si ha che T p < 100 °C per ogni scelta di n. 100 La Comunicazione - numero unico 2000
UN NUOVO MODELLO ELETTROTERMICO DI FET IN GaAs PER IL PROGETTO TERMICAMENTE OTTIMIZZATO DEI PARAMETRI DEL LAYOUT (A NEW ELECTROTHERMAL MODEL OF GAAS FETS FOR THE THERMALLY OPTIMIZED LAYOUT DESIGN) VI. Conclusioni Il nuovo modello fisico elettrotermico per il calcolo del campo termico nei dispositivi elettronici, ed in particolare in MESFET in GaAs, per alte potenze dissipate, mostra un soddisfacente accordo sia con i risultati sperimentali sia con i risultati di un simulatore basato sulle differenze finite, con errori inferiori al 6% in un vasto range di potenze dissipate. Il feedback elettrotermico implementato, il percorso superiore per lo smaltimento del calore, la conducibilità termica non lineare del GaAs, fattori spesso trascurati da altri autori per ridurre gli oneri computazionali, danno consistenza fisica al modello. Il tempo di computazione è risultato soddisfacente senza perdere in accuratezza; l’esempio proposto ha richiesto pochi secondi di calcolo su un PC IBM compatibile con frequenza di clock di 333 MHz. La facile implementabilità, l’accuratezza e i ridotti tempi di calcolo ne fanno uno strumento utilizzabile oltre che per l’analisi, anche per la sintesi del layout per la minimizzazione degli effetti termici. Si è inoltre indagato sull’influenza di alcune grandezze geometriche del layout, come il numero di dita di gate e la loro spaziatura in una configurazione interdigitata e della lunghezza del gate, traendo delle norme di progetto pratiche per il soddifacimento delle specifiche termiche. Si è infatti constatato che, per valori fissati di potenza dissipata e totale larghezza del gate, la dipendenza della resistenza termica e della temperatura di picco è monotonicamente decrescente all’aumentare di S ed L mentre presenta dei massimi per determinati valori di n. Ciò ha portato a concludere che è preferibile avere numerosi gate corti che siano ben distanziati e con la più alta L possibile nel rispetto delle specifiche elettriche e dei requisiti di integrazione. E’ stato inoltre sviluppato un esempio di dimensionamento del layout per contenere la T p al di sotto dei 100 °C. NOTE La Comunicazione - numero unico 2000 101
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