Schaltungsdesign mit VHDL

6 Verhaltensmodellierung
Mit der überarbeiteten Syntax (393) kann einer IF-ELSIF-ELSE-
Anweisung auch ein Label gegeben werden. Entsprechend kann in der
END IF-Anweisung dieses Label wiederholt werden:
[if_label :] IF condition_1 THEN
...
END IF [if_label] ;
6.5.6 CASE-Anweisung
Eine weitere Möglichkeit der bedingten Ausführung bestimmter Anweisungen
liegt in der CASE-Anweisung. Sie bietet sich insbesondere
bei mehrfacher Verzweigung basierend auf einem Ausdruck an:
CASE expression IS
{ WHEN value_n =>
...
...
... }
-- sequentielle Anweisungen
[ WHEN OTHERS
...
=>
...
... ]
END CASE ;
-- sequentielle Anweisungen
Im Gegensatz zu IF-ELSIF-ELSE müssen hier allerdings alle Werte
(value_n), die der Ausdruck (expression) annehmen kann, explizit
angegeben werden. Um die noch nicht behandelten Werte abzufragen,
kann auch das Schlüsselwort OTHERS dienen.
Folgende Beispiele einer bedingten Verzweigung sind äquivalent:
ENTITY four_byte_rom IS
PORT (address : IN integer RANGE 1 TO 4;
contents : OUT bit_vector(1 TO 8) ) ;
END four_byte_rom;
© G. Lehmann/B. Wunder/M. Selz 157