Schaltungsdesign mit VHDL

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7 Design-Methodik mit VHDL 7.1 Entwurfsablauf Abb. A-7 zeigt, wie der Entwurfsablauf unter Verwendung von VHDL aussehen könnte: Entwurf Beschreibungsebenen Verifikation Erfassung der Aufgabenstellung Verfeinerung des Entwurfs Synthese Technology- Mapping Erzeugung Testbitmuster, Place & Route, Layout Aufgabenstellung, Spezifikation Verhaltensbeschreibung auf algorithmischer Ebene (z.B. Ablaufdiagramm) Verhaltensbeschreibung auf Register-Transfer-Ebene (z.B. VHDL-Modell) Netzliste auf Logikebene (herstellerunabhängig) Netzliste auf Logikebene (herstellerspezifisch, z.B. VHDL, EDIF) Layout Fertigung Abb. A-7: Entwurfsablauf mit VHDL manuelle Überprüfung Verhaltenssimulation Logik- Simulation Fehlersimulation 40 © G. Lehmann/B. Wunder/M. Selz
7.1.1 Erfassung der Spezifikation 7 Design-Methodik mit VHDL Am Anfang steht die Erfassung der Spezifikation, die i.d.R. vom Auftraggeber in Form von Texten, Tabellen und Diagrammen an den Auftragnehmer übergeben wird. Diese Spezifikation enthält sowohl funktionale (Beschreibung der Schaltungsfunktion) als auch nichtfunktionale Angaben (Versorgungsspannung, Fertigungstechnologie, maximale Fläche und Verlustleistung, etc.). Nach einem ggf. vorhandenen Zwischenschritt über manuell erstellte Graphiken (Ablaufpläne, Flußdiagramme, etc.) erfolgte bisher der Entwurf des elektronischen Systems von Hand bis zu einer Netzliste, die die Verdrahtung vorhandener Module aus einer technologiespezifischen Bibliothek definiert. Diese Netzliste wurde durch Schematic- Entry-Werkzeuge in den Rechner eingegeben und im weiteren mit entsprechenden Programmen bis zum Layout umgesetzt. 7.1.2 Beschreibung und Simulation auf System- oder Algorithmischer Ebene Heute ist man jedoch in der Lage, auch in den frühen Phasen des Elektronik-Entwurfs gezielt mit Rechnerunterstützung zu arbeiten. Durch Verwendung einer Hardwarebeschreibungssprache wie VHDL kann nun, ausgehend von einer nichtformalen Spezifikation, auf der abstrakten Ebene von Algorithmen und Funktionsblöcken bereits ein erstes VHDL-Modell der Schaltung erstellt werden. Eine anschließende Simulation der Schaltung auf dieser Ebene zeigt die Korrektheit des Entwurfs oder veranlaßt schon sehr frühzeitig notwendige Korrekturen. Für viele Einsatzwecke existieren auch Werkzeuge, die eine graphische Eingabe des Entwurfs ermöglichen. Die Erstellung und Simulation abstrakter Verhaltensmodelle wird also graphisch unterstützt. Häufig bieten solche Programme auch die Möglichkeit, VHDL-Code auf Register-Transfer-Ebene zu generieren. Stehen solche Werkzeuge nicht zur Verfügung, muß das VHDL-Modell auf Register-Transfer- Ebene manuell erstellt werden. © G. Lehmann/B. Wunder/M. Selz 41
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4 Aufbau eines VHDL-Modells stimmte
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4 Aufbau eines VHDL-Modells damit w
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Package Body Package 4 Aufbau eines
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5 Strukturale Modellierung ARCHITEC
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5 Strukturale Modellierung COMPONEN
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5 Strukturale Modellierung Natürli
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ARCHITECTURE structural OF n_bit_re
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6 Verhaltensmodellierung Im vorange
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6.1 Operatoren 6 Verhaltensmodellie
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6.1.3 Arithmetische Operatoren 6.1.
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6.1.3.3 Multiplizierende Operatoren
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung und PRED/S
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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6 Verhaltensmodellierung nicht änd
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6 Verhaltensmodellierung eingeführ
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6.4 Nebenläufige Anweisungen 6 Ver
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ENTITY latch IS PORT (d, clk : IN b
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eset_check : ASSERT sig_reset /= '0
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6 Verhaltensmodellierung und Signal
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6 Verhaltensmodellierung im Ausfüh
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6 Verhaltensmodellierung Die einzel
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6 Verhaltensmodellierung Mit der ü
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ARCHITECTURE case_variante_2 OF fou
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6 Verhaltensmodellierung Die Schlei
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ARCHITECTURE behavioral OF n_time_l
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6.6.1 Funktionen 6 Verhaltensmodell
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6 Verhaltensmodellierung Die Verein
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6 Verhaltensmodellierung Die oben d
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PROCEDURE hello; PROCEDURE d_ff ( C
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6 Verhaltensmodellierung nicht ange
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6 Verhaltensmodellierung ARCHITECTU
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7 Konfigurieren von VHDL-Modellen 7
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7 Konfigurieren von VHDL-Modellen W
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7 Konfigurieren von VHDL-Modellen W
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CONFIGURATION ha_config OF halfadde
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7 Konfigurieren von VHDL-Modellen D
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8 Simulationsablauf Signalzuweisung
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8 Simulationsablauf ARCHITECTURE nu
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8.3.1 Prozesse 8 Simulationsablauf
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9 Besonderheiten bei Signalen Neben
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9 Besonderheiten bei Signalen Die A
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9 Besonderheiten bei Signalen ARCHI
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9 Besonderheiten bei Signalen Die Z
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10 Gültigkeit und Sichtbarkeit Um
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10 Gültigkeit und Sichtbarkeit spr
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11 Spezielle Modellierungstechniken
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11.2 Gruppen 393 11 Spezielle Model
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11.3 Überladung 11 Spezielle Model
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11.3.3 Überladen von Aufzähltypwe
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Entity Komp.-instanz Architektur 11
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11.5.1 Typspezifische Files 11 Spez
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11.5.3 Handhabung von Files in 393
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element_data next_element element_d
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Teil C Anwendung von VHDL © G. Leh
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1 Simulation tax-Checkern durchgef
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1.2.3 Native-Compiled Simulationste
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1 Simulation auch dazu verwendet we
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1 Simulation ARCHITECTURE strategy_
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1 Simulation -------- Fortsetzung v
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1 Simulation wurde bereits eine tec
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2 Synthese strukturen beschrieben.
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2 Synthese Die Register-Transfer-Sy
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p Vor dem Structuring: f = (a ∧ d
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2 Synthese stützen, da bei der Anw
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2 Synthese Im folgenden soll deshal
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2 Synthese Die folgenden beiden Arc
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2 Synthese ergeben sich zuerst aufg
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2 Synthese Bei der Architektur fals
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ARCHITECTURE cla OF addierer IS SIG
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2 Synthese ARCHITECTURE eins OF bar
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2.4 Synthese von sequentiellen Scha
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ARCHITECTURE variante2 OF dff IS BE
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ENTITY dff IS PORT (clk,d,reset: IN
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2 Synthese Da die Prozesse zur Besc
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Laufzeit / [ns] 8 7 6 5 4 3 120 130
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2 Synthese Eine neunfache Optimieru
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Rechenzeit / [sec] Rechenzeit / [se
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Teil D Anhang © G. Lehmann/B. Wund
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1 Packages p Multiplikations- und D
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1 Packages Bei Objekten des Typs ti
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1 Packages Am Beispiel des Operator
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Die Auflösungsfunktion wird folgen
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1 Packages Als Beispiel einer Funkt
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2.1.2 Strukturale Modellierung 2 VH
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2 VHDL-Übungsbeispiele p Gegeben s
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2 VHDL-Übungsbeispiele Segment leu
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2 VHDL-Übungsbeispiele zweites Fil
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2 VHDL-Übungsbeispiele Diese Funkt
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3.2 VHDL International 3 VHDL-Gremi
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Herausgeber: Jaques Rouillard und J
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4 Disketteninhalt Dem Buch liegt ei
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Literatur Die im folgenden aufgefü
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[GUY 92] A. Guyler: "VHDL 1076-1992
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[SEL 93d] M. Selz, K. D. Müller-Gl
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Sachverzeichnis Die im folgenden au
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FOR 154; 160; 177 FOREIGN 228 forma
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PROCEDURE, Prozeduren 163; 170; 192
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Unvollständige Typdeklarationen 22
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